Stvnger, 28. ferur 22 Det teknisknturvitenskpelige fkultet MIK 2 Anvendt signlehndling, 22. L. 2, refernsesignler. I denne øving skl vi l FPGA-rikk v lge noen enkle signler, det vil si implementere signlgenertor i FPGA. Det kn ofte være med i virkelige systemer også, for eksempel hvis et inngngssignl på en eller nnen måte skl komineres med et generert signl (modulsjon), eller hvis det skl smmenlignes med et generert signl. Hver gng en i et system trenger et fst (refernse-) signl så trenger en ikke sere seg på en ekstern tilfør v signlet. En kn som regel enkelt lge det i ve FPGA-en. Det skl vi vise her. Vi strter enkelt og utvider modellen grdvis inntil det lir en gnske så fleksiel signlgenertor. Siste side i oppgven her er et skjem for egenevluering v reidet. Den siste sid her skl være første side i deres innlevering. Krl Skretting, Institutt for dt- og elektroteknikk (IDE), Universitetet i Stvnger (UiS), 436 Stvnger. Sentrlord 5 83. Direkte 5 83 2 6. E-post: krl.skretting@uis.no.
Selve oppgven.. Dere skl nå lge systemet l2 som i figur. Øverste delen her er som vi hr rukt før, for eksempel i l og l, en ruker en trykknpp for å velge hvilket signl en skl h ut og (her) to LED for å vise hvilket signl en hr vlgt. De fire signlene en hr her er () En konstnt med verdi null. () En firkntpuls som skifter nivå for nnenhver klokkepuls. Siden systemfrekvensen her er 5 MHz får då firkntpulsen frekvens på 2.5 MHz. På grunn v det nloge glttefilteret etter DA-konverteren vil firkntpulsene li noe forvrengt. Denne firkntpulsen lges med en teller som øker en verdi med for hver klokkepuls, it LSB- rukes d som inngng for -porten på en Mux-oks. (c) En firkntpuls med lvere frekvens. Denne kn lges som i forrige punkt, men en ruker her it LSB-3 som inngng for -porten på en Mux-oks. (d) Med å trekke ut et estemt it fr telleren får en gnske egrenset mulighet for vlg v frekvens på firkntpulsen. For siste signl er det en mer fleksiel måte å velge frekvens for firkntpulsen på. Denne metoden kn lett endres for å generere ulike frekvenser ved å endre tllet for hvor lngt telleren skl telle før den tilkestilles til null. En kn også enkelt lge symmetriske firkntpulser, der signlet er høyt i et gitt ntll systemperioder, og så lvt i et nnet gitt ntll systemperioder. Som teller er her rukt en kkumultor. I eksempelet her lges en firkntpuls med frekvens på 5 khz. Lg systemet l2 og sjekk t det virker. 2. Vi skl nå sjekke hv slgs signl som kommer ut fr DA-konverteren og P6-kortet når en sender kun til DA-konverteren. Utgngen måles på oscilloskopet. En registrerer d et støysignl som estår v flere komponenter. Den verste er et gnske regulært signl i området -2 khz og med etydelig mplitude i størrelseorden mv p-p. Finn form, frekvens og mplitude på denne komponenten. I tillegg er det også en komponent på omtrent MHz. Finn form, frekvens og mplitude på denne komponenten. For lyd er ikke denne så ekymringsfull siden den er lngt fr det hørre spektrum. Det er også noe tilsyneltende helt tilfeldig støy over disse komponentene igjen, men denne hr lvere mplitude. Likevel ville knskje den også vært hørr. Denne støyen er det som gjør t vi ikke hr kunnet ruke lydsignler slik vi kunne ønsket i disse øvingene. 2
3. Nå ønsker vi å kunne vrierer mplituden på firkntpulsene. Vi utvider d systemet l2 til systemet l2 som i figur 2. Det som er lgt til er nede til høyre i figuren. En ruker trykknpp 2 og en teller til å velge en v åtte ulike forsterkningsfktorer (dempning). Utgngssignlet multipliseres med denne fktoren. Vi reduserer også frekvensen for to v firkntpulsene. Ellers er systemet som i figur. Lg systemet og sjekk t det virker som forventet. 4. Nå ønsker vi å velge noen ulike former på et periodisk signl. Vi endrer d systemet l2 til systemet l2c som i figur 3. Det vi gjør er t vi tr ort generering v firkntpulser og ersttter med de ulike ølgeformene. Her lr vi lle ølgeformene h periode på 28 systemperioder, frekvensen lir d 5 MHz = 39 khz. For hver v de fire ølgeformene vi 28 skl h her lgrer vi d 28 smpler jevnt fordelt over hele perioden i en Single Port RAM-lokk. Dermed estemmes form for signlene v verdiene som en legger inn i RAM-lokkene, formt på disse verdiene ør være som gyldig innput til DA-konverteren, ltså, og verdiene er d i området [.5,.5). De fire signlene jeg hr rukt er () Sinus () Sgtnn (c) Buer (d) Tgger Disse signlene viser i figur. Verdiene som er lgret i RAM-lokkene kn finnes med følgende Mtl-kommndoer: s = (247/496)*sin(((:27)/28)*2*pi); s2 = linspce(-247/496,247/496,28); s3 = (247/496)*[ sqrt(-linspce(-,5/6,32).^2), zeros(,32),... -sqrt(-linspce(-,5/6,32).^2), zeros(,32)]; s4 = (247/496)*[ (:6)/6, ((5:-:).^2)/256,... (:6)/6, ((5:-:).^2)/256,... -(:6)/6, -((5:-:).^2)/256,... -(:6)/6, -((5:-:).^2)/256 ]; Dere kn gjerne lge deres egne former her. Lg systemet og sjekk t det virker som forventet. 5. Sinus og kosinus signl er så mye rukt t det er en egen oks i System Genertor for å generere nettopp disse signlene. Den hr ofte mer effektiv implemetering enn en Single Port RAM-lokk, v om det for noen tilfeller også vil li implementert på den måten. Vi endrer her systemet l2c til systemet l2d som i figur 4. Lg systemet l2d og sjekk t det virker som forventet. 3
6. Nå skl vi endre systemet l2d til systemet l2e som i figur 5. Først endrer vi hvordn mplitude justeres. Vi ønsker å kunne stille den inn ved hjelp v DIP-ryterne i stedet for å velge lnt noen få forsterkningsfktorer med en trykknpp. Mux-lokk og tilhørende konstnter og trykknpp nede til høyre i systemet l2d erstttes med et susystem, TllFrDIP som viser i figur 7. Vi tr også ve generering v signl og smler elementene for dette i et susystem, SignlGenertor som viser i figur 8. Vi ønsker også å kunne justere frekvensen for signlet. Dette gjøres med en kkumultor (teller) som teller frm et visst ntll verdier for hvert tidssteg. Dette ntllet kn justeres med trykknppene 2 og 3 og systemet TellerOppNed, figur, tilsvrende system rukte vi også i øving 8. Akkumultoren (telleren) er på et egrenset ntll it (her 24) og teller rundt, en runde tilsvrer en peiode i utgngssignlet. Dermed kn en vrierer frekvensen for det genererte utgngssignlet ved å endre steg i kkumultoren, og dermed hvor lenge den trenger å gå en hel runde. De 7 mest signifiknte it fr kkumultoren lir inngng (vinkel) til signlgenertoren. Lg systemet l2e og sjekk t det virker som forventet. 7. Nå skl vi endre systemet l2e til systemet l2f som i figur 6. Det genererte signlet vil lltid gi en v de verdiene som er lgret i Single Port RAM-lokkene, dermed kn vi få noe hkkete utgngssignl, et eksempel viser i figur 2. For å få glttere signl kunne en vsgt h lvpss-filtrert utgngssignlet med et glttefilter, ulempen er d t knekkfrekvens for glttefilter må vrierer åde med frekvens på generert signl og på form på generert signl. Ellers vil vi risikere å gltte ort form, og knskje hele signlet, på det genererte signlet. En lterntiv måte å gjøre dette på er å ruke lineær interpolering mellom den verdien en gir ut og den neste verdien som er lgret i tellen. Utgngsit fr kkumultoren gir lt en trenger for denne interpolsjonen. De mest signifiknte it etter de syv som rukes for dressering ngir nemlig for nær en er neste verdi. Stor verdi her viser d t en er gnske nær neste verdi i tellen. Her ukes 6 it ekstr og det lir d som telloppslg i en tell med 2 7+6 = 892 verdier for en periode v signlet, disse verdiene vil d ligge på stykkevis rette linjer mellom de 28 verdiene som virkelig ligger i tellen. Merk t de 6 ekstr it som rukes må forsinkes like mye som signlet fr signlgenertoren for t det skl treffe riktig. Lineær interpolsjon er i et susystem, viser i figur 9. Lg systemet l2f og sjekk t det virker som forventet. 4
System Genertor Her er SSP=/2 som gir fs = 5 MHz og fn = 25 MHz. MIK2 l 2 (l2) Genererer firkntpulser. [:] Gir når ryter trykkes ned ellers SliceMSB Inverter2 DS7_LED PUSH_SW UFix_2_ [:] Counter Tellertil SliceLSB Inverter3 DS8_2LED out UFix_4_ LSB [:] NullVerdi.499755859375 ToppVerdi.499755859375 BunnVerdi Mux2 Mux DAC LC [:] LSB 3 Mux3 5 UFix_4_ Reltionl >= z Steg UFix UFix_4_ q rst UFix_4_ Accumultor = z Reltionl Mux4 Figur : Systemet l2. 5
System Genertor Her er SSP=/2 som gir fs = 5 MHz og fn = 25 MHz. MIK2 l 2 (l2) Genererer firkntpulser med vriel mplitude. [:] Gir når ryter trykkes ned ellers PUSH_SW SliceMSB Inverter2 DS7_LED UFix_2_ [:] Counter Tellertil SliceLSB Inverter3 DS8_2LED out UFix_8_ LSB 5 [:] NullVerdi.499755859375 ToppVerdi z 3 Fix_24_24 () z cst.499755859375 BunnVerdi Mux2 Mux Mult DAC LC [:] UFix_3_ LSB 7 PUSH2_SW TellerTrykk U.999755859375 U.8999234375 Mux3 Reltionl UFix_4_ 5 >= z U.84882825 U.699957875 U.69765625 U.5 d4 d5 z U Steg UFix UFix_4_ q = rst UFix_4_ z Accumultor Reltionl U.3999234375 U.34882825 d6 d7 Mux5 Mux4 Figur 2: Systemet l2. System Genertor Her er SSP=/2 som gir fs = 5 MHz og fn = 25 MHz. MIK2 l 2 (l2c) Genererer ølgeformer som sinus med fst frekvens 5/28 MHz. [:] Gir når ryter trykkes ned ellers PUSH_SW SliceMSB Inverter2 DS7_LED UFix_2_ [:] Tellertil SliceLSB Inverter3 DS8_2LED out UFix_7_ ddr Counter dt z SP RAM, sinus z 3 () Fix_24_24 z cst ddr Mult DAC LC dt z Mux SP RAM, sgtnn UFix_3_ ddr dt z SP RAM, uer TellerTrykk PUSH2_SW U.999755859375 U.8999234375 ddr dt z U.84882825 U.699957875 z U SP RAM, tgger U.69765625 U.5 d4 d5 U.3999234375 U.34882825 d6 d7 Mux5 Figur 3: Systemet l2c. 6
System Genertor Her er SSP=/2 som gir fs = 5 MHz og fn = 25 MHz. MIK2 l 2 (l2d) Genererer ølgeformer som sinus med fst frekvens 5/28 MHz = 39 khz. [:] PUSH_SW Gir når ryter trykkes ned ellers SliceMSB Inverter2 DS7_LED [:] SineCosine Tellertil SliceLSB Inverter3 DS8_2LED out Counter thet sin.499755859375 ddr z 3 Mult () z 3 () Mult DAC LC dt z Mux SP RAM, sgtnn ddr dt z SP RAM, uer TellerTrykk PUSH2_SW.999755859375.8999234375 ddr.84882825 dt z.699957875 z SP RAM, tgger.69765625.5 d4 d5.3999234375 d6.34882825 d7 Mux5 Figur 4: Systemet l2d. System Genertor Her er SSP=/2 som gir fs = 5 MHz og fn = 25 MHz. MIK2 l 2 (l2e) Genererer ølgeformer som sinus og vrierende frekvens. [:] PUSH_SW SliceMSB Inverter2 DS7_LED UFix_2_ Gir når ryter trykkes ned ellers PUSH2_SW Tellertil [:] SliceLSB Tll_fr_DIP UFix 9 Tll_5_ Inverter3 DS8_2LED PUSH3_SW In2 UFix_22_ q UFix_24_ [:] UFix_7_ signl thet out z 3 () Mult DAC LC 678 Init 7 Inc UFix_22_ Init UFix_8_ Inc TellerOppNed Accumultor Slice 7 MSB Input til kkumultor er hvor mye den skl telle opp for hver klokkepuls (5 MHz). Hver runde på ccumultor er d en periode i signlfrekvensen. tilsvrer 2.98 Hz, 7 tilsvrer 5.7 Hz 678 tilsvrer 5 Hz, og 2^22 tilsvrer d 2.5 MHz SignlGenertor Figur 5: Systemet l2e. 7
System Genertor Her er SSP=/2 som gir fs = 5 MHz og fn = 25 MHz. MIK2 l 2 (l2f) Genererer ølgeformer som sinus og vrierende frekvens. [:] Gir når ryter trykkes ned ellers SliceMSB Inverter2 DS7_LED PUSH_SW Tellertil UFix_2_ [:] PUSH2_SW Signl SliceLSB Inverter3 DS8_2LED Liner_Interpolsjon PUSH3_SW In2 UFix_22_ 678 Init UFix_22_ thet SignlGenertor Signl x y Fix_2_8 ( ) x+ y z 3 () DAC LC Init UFix_8_ 7 Inc thet SignlGenertor2 Tll_fr_DIP UFix 9 Tll_5_ Inc TellerOppNed UFix + UFix_7_ UFix_6_6 q UFix_24_ [:] UFix_7_ Dely z 6 Siden SignlGenertor hr forsinkelse på 6 tidssteg må vi h 6 tidssteg forsinkelse også her Accumultor Slice 7 MSB 6 it, tl mellom og 63 Input til kkumultor er hvor mye den skl telle opp for hver klokkepuls (5 MHz). Hver runde på ccumultor er d en periode i signlfrekvensen. tilsvrer 2.98 Hz, 7 tilsvrer 5.7 Hz 678 tilsvrer 5 Hz, og 2^22 tilsvrer d 2.5 MHz [:] Slice 8 3 MSB UFix_6_ UFix_6_6 reinterpret Reinterpret Figur 6: Systemet l2f. SW7_DIP SW7_2DIP hi For DIP rytere er on = og off=, de 8 DIP ryterne gir her et tll mellom og 255. Når 257 legges til får en et tll mellom 257 og 52. Alle DIP off gir 52, lle DIP on gir 257. Til slutt deles med 52 slik t resulttet lir i området (.5,] SW7_3DIP UFix 257 SW7_4DIP UFix_8_ + AddSu UFix 2 9 UFix 9 Tll_5_ SW7_5DIP SW7_6DIP SW7_7DIP SW7_8DIP lo Figur 7: Susystemet l2e/tllfrdip. 8
Signlgenertor med fire ølgeformer og vlgr frekvens. De fire ølgeformer er her : sinus, : sgtnn, : uer og tgger, vlg skjer med innsignlet VelgSignl (UFix_2_). Utverdi er en smpleverdi for vlgt signl gitt på formt som kn ts direkte til DA konverteren, () og ltså en verdi i området [.5,.5). Vinkelen gis inn som et heltll mellom og 27 (UFix_7_) og mulige vikler er d fr til (27/28)*(2*pi) i steg på (/28)*(2*pi), (steg er d.49 rdner eller 2.8 grder). signl UFix_2_ SineCosine 2 thet UFix_7_ Fix_4_2 thet sin U.499755859375 z 3 () Mult z out ddr dt z 5 Mux SP RAM, sgtnn ddr dt z 5 Totl forsinkelse er 6 tidssteg for lle 4 signl SP RAM, uer ddr dt z 5 SP RAM, tgger Figur 8: Susystemet l2e/systemgenertor. Tilsvrene susystemer i l2f er like. Lineær interpolsjon utgng = ( ) x + y x 3 UFix_7_6 UFix_6_6 Fix_8_6 AddSu2 z 3 () Fix_2_8 ( ) x + AddSu3 Fix_2_8 ( ) x+ y 2 y z 3 () Fix_8_8 y Figur 9: Susystemet l2f/linerinterpoltor. 9
Susystemet som velger frekvens. Prøv å forstå hv de ulike signler er her! ryter nede ryter oppe z nd z Logicl nd z Logicl4 or z z Logicl2 Logicl3 2 In2 nd z Logicl or z 3 Init > z Reltionl Logicl5 UFix_22_ UFix_22_ UFix_22_ UFix_22_ z UFix_22_ AddSu nd z Mux Mux Mux2 Dely2 4 Inc UFix_8_ + UFix_22_ UFix_22_ AddSu cst UFix_22_ Figur : Susystemet l2f/telleroppned. Dette susystemet hr vi også rukt før.
.4.2.2.4.4.2.2.4.4.2.2.4.4.2.2.4 Signlene som genereres, her er frekvens c 5 khz. 5 5 2 25 3 35 5 5 2 25 3 35 5 5 2 25 3 35 5 5 2 25 3 35 Tid i mikrosekund Figur : De fire ulike signlene som genereres..5.5.45.45.4.4.35.35.3.3.25.25.2.2.5.5...5.5 2 3 4 5 6 7 2 3 4 5 6 7 Figur 2: Effekten v interpolering viser est for signlet uer, uten interpolering til venstre og med interpolering til høyre.
MIK 2 Anvendt signlehndling. L. 2, refernsesignler. Student Student 2 Resultt: (fylles ut v fglærer) godkjent / ikke godkjent Egenvurdering: Mål for læringsutytte er: Lge, lste ned, kjøre og teste de systemene som skl lges i oppgven. Dere skl også v vurdere resulttet v det reidet dere hr gjort i denne øving, ved v å gi krkter på deres esvrelse. Krkterskl er den vnlige fr A (est) til E (dårligst) og F (stryk). Egenvurderingstell Student Student 2 Læringsutytte for FPGA-del, spørsmål -7. Resultt FPGA-del, spørsmål -2. Resultt FPGA-del, spørsmål 3. Resultt FPGA-del, spørsmål 4. Resultt FPGA-del, spørsmål 5. Resultt FPGA-del, spørsmål 6. Resultt FPGA-del, spørsmål 7. Kommentrer: