Obligatoris oppgave i INF for Jan Eri Ramstad Jan Eri Ramstad Institutt for Informati Universitetet i Oslo janera@fys.uio.no. Mars6 6. april Bagrunn Worst case transient simulering NAND port Oppgave I består av å simulere en to inngangs NOR og NAND port med inverter med last i Cadence. Transientanalyse sal utføres og det sal estimeres falltid, stigetid og tidsforsinelse til de forsjellige portene. Det er interessant å se på worst case tilfellene i disse retsene. I oppgave II sal en ringoscillator lages og arateriseres. Oppgave III består av å onstruere en inverter med utlegg, simulere den og sammenligne med sjemati. Oppgave IV er en videreføring av dette der enhetsinvertere benyttes til å lage ringoscillator i utleggsformat. Referanse [] besriver transient simulering, samt at denne rapporten vil basere seg på tidligere srevne rapporter og teori i fra faget INF[]..... Oppgave I. En NAND og NOR port rets ble laget der L n = L p =.µ m. Begge portene ble oblet til en enhetsinverter last der L n =.µ m og Wp = µ m. Dette er egentlig en lett last, men vil forbedre bootstrapping effeten. Hvis lasten hadde vært betydelig større ville tidsforsinelsen blitt raftig redusert. Transistorene til portene må dimensjoneres sli at stige og fall tid blir lie. Legg mere til at µ n = µ p utregnet i fra parametere gitt fra AMSµ m prosessen []....6.8...6.8 6 x Figur : Transientanalyse av NAND port A. NAND B 9 9 96 9 7 7 9 9 tcd( ) 8 8 6 6 tcd( ) 78 78 9 9 Tabell : Tidsforsinelser for forsjellige transisjoner, W p = 8µ m For å dimensjonere NAND porten orret må vi sørge for at effetiv motstand i nedtre er li effetiv motstand i opptre. En NAND port for µ n = µ p har vi: Nedtre: + ) R () Kombinerer vi formel og får vi at =. Det betyr at Wn =.µ m og Wp = µ m. Transientsimuleringer av de nevnte transistordimensjonene er vist i tabell og figur. Stigende og synene loeflane er best matchet når B= og A går fra til. For den nevnte ombinasjonen finner vi dessverre også worst case når det gjelder contamination delay der t cd( ) = 9ps. Når B= og A endres er forsinelsene omtrentlig lie. Gjennomsnittet av forsinelsene er også størst (8ps). Dette betyr at vi har to tilfeller av worst case tidsforsinelser. Opptre: Ropptre Nedtre: Rnedtre = ( R = =R Rnedtre = ( + ) R Finner ved bru av R opptre og R nedtre. Regner vi ut dette er =. Samme type utregning som dette an benyttes for å finne ut hva sal være for µn = µ p : Opptre: Ropptre = R ()
Type tidsforsinelse Stigetid Falltid tcd ( ) tcd ( ) Worst case transient simulering NOR port.. Tabell : Tisdforsinelser for en enhetsinverter Forsinelse i ps 6 6 8. Transientanalyse av ringoscillator med 7 enhetsinvertere......6.8...6.8. 6 x Figur : Transientanalyse av NOR port. Wp [µ ].8 6 8 i ps 9 7 7 8 i ps 7 9 9 8. Tabell : Tidsforsinelser for forsjellige pmos bredder, NOR... x Figur : Transientanalyse av ringoscillator port Oppgave II Ringoscillatoren an realiseres ved å brue 7 enhetsinvertere der den siste inverteren biter den første inverteren i halen. For å starte ringoscillatoren er vi nødt til å ic starte den. Det enleste er å benytte NAND porten i fra oppgave I, der inngang A går fra til mens inngang B= til enhver tid. På denne måten så vil ringoscillatoren starte, og deretter utvile seg selv naturlig ettersom nivået ut i fra ringoscillatoren vil dominere og utgang fra NAND port vil begynne å flyte (og følge ringoscillatoren). Tabell viser tidsforsinelsene til en enhetsinverter:. NOR Som med NAND an vi for NOR finne ut hva sal være ved bru av Ropptre og R nedtre: Opptre: Ropptre = ( + ) R () Nedtre: Rnedtre = R () Kretsen ble simulert med 7 enhetsinvertere der L n = L p =.µ, Wn = µ og Wp = µ. Ringoscillator fi da en frevens på.78ghz. Transientanalysen er vist i figur. Legg mere til at signalet må stabilisere seg før det får sin naturlige frevens. For sjee dette resultatet an vi regne ut den teoretise frevensen med følgende formel: Kombinerer vi disse formlene får vi at = 6. Det betyr at Wn = µ m og Wp = 6µ m. Tabell viser at teori ie er helt i samsvar med prasis. Det viser seg at optimal bredde er ca 8µ m. For tilfellet B = og A = får vi en t cd ( ) på 9ps, samt en tidsforsinelse på 89ps for fallende flane. Dette tilfellet er da worst case scenario for denne NOR porten når transistordimensjonene sal være optimalt dimensjonert. A B 8 8 89 88 8 8 88 8 tcd( ) 9 9 9 f = Nt pd () Hvis vi setter inn for N = 7 og t pd = 6ps så får vi.76ghz, noe som ie er så alt for langt unna utregnet verdi. Egentlig sal formelen t pd = ( gh + p)t = t benyttes, der t = RC. Siden RC er litt vanselig å regne ut så ble den største tidsforsinelsen i tabell brut for å regne ut frevensen. tcd( ) 9 7 7 For å endre frevensen er vi nødt til å endre på dimensjonene til inverteren for å få en mindre tidsforsinelse. Jo mindre propageringsdelay en inverter med fanout ( st enhetsinverter last), jo høyere frevens vil vi oppnå. For å teste dette ble en parametric study utført der bredden på pmos transistoren i Tabell : Tidsforsinelser for forsjellige transisjoner, W p = 8µ m
Bredde i µ m 6 7 8 9 enhetsinverteren hadde verdier fra til µ m. Resultatet i tabell berefter at µ m er en bredde som vil gi best frevens. Dette er fordi da er stige og fall tidsforsinelse mest li hverandre. Det er lie lett å dra inverteren lav som tung, og ringoscillatoren sin propageringsdelay vil medføre at sinusbølgen som genereres er omtrent lie ofte høy som den er lav. Figur viser, og 9 µ m pmos bredder i inverterene. Den grønne urven er µ m som har en høyere frevens enn de to andre. Ut i fra grafen an det også sees at ringoscillatoren må stabilisere seg i starten. Enhetsinverteren an matche stige og fall tid ved å dimensjonere bredden bitte litt større enn µ m, men den har blitt satt til µ for å få en verdi som er lettere å implementere i layout. En bedre matching her ville øt frevensen til ringoscillatoren litt. Et annet alternativ for å endre frevensen til ringoscillatoren er å endre på verdien til Vdd. Hvis Vdd justeres an vi endre frevensen pga et raftigere eletris felt over gaten til transistorene. En øning i Vdd med enhetsinvertere førte til en øning i frevens fra.7ghz til.ghz. En VCO (Voltage Controlled Oscillator) realiseres ved å innføre et spenningsregulert delay ledd der frevensen an justeres. Legg mere til at figur ie går helt lav. Dette syldes NAND porten som starter det hele fordi NAND porten vil hele tiden være på og prøve å gi ut. Dette gjør at det vil fremdeles være litt lettere å tree høy enn lav, og signalet går ie helt mot. En alternativ løsning med en startverdi som ie påvirer retsen i etterant ville løst dette problemet. Frevens i GHz.9..7.7.9.996.96.89.89.86 Tabell : Forsjellig frevenser for forsjellige pmos bredder Transientanalyse av ringoscillator med forsjellige pmos bredder. Wp=µm Wp=µm Wp=9µm...... Figur : Ringoscillator med forsjellige bredder x
Simulering Layout Sjemati 9 7 tcd( ) tcd( ) DC arateristi for layout inverter. n (layout) Tabell 6: Tidsforsinelser for forsjellige inverter med layout og sjemati. Transientanalyse av inverter med layout config Layout DC punt=.66v...........6.7.8.9 x Figur : Transientanalyse av inverter basert på layout utlegg. Figur 6: DC arateristi av inverter fra layout Oppgave III Simuleringer er gjort med ns loeperiode, ingen last på utgang. Inverteren ble onstruert ut i fra transistor byggebloer i sjemati. Inverteren er en enhetsinverter med L n = L p =.µ, Wn = µ og Wp = µ. Figur 7 viser resultatet av utlegget i Cadence. Tabell 6 viser resultater av en transientanalyse av henholdsvis layout og sjemati for inverteren. Det viser set at simulering av utlegg medfører noen estra parasittise ondensatorer som øer tidsforsinelsene litt. Gjennomsnittlig øte forsinelsene med ps. Tidsforsinelsene er beregnet ut i fra en transientanalyse av henholdsvis sjemati og layout som vist i figur. Inngangsterselen til inverteren er gitt ved v = n =. I dette tilfellet er v = Vdd. Ut i fra figur 6 ser vi at inngangsterselen for layout simulering er på.66v istedet for.6v. Dette syldes estra parasitter som estraheres fra utlegget. Disse estra parasittene fører til at nedtre er litt sterere enn opptreet. Figur 7: Utlegg av inverter
Type simulering Utlegg Sjemati Sjematiw dobbel W Frevens i GHz.8.7.78 Tabell 7: Forsjellig frevenser for forsjellige pmos bredder Transient for ringoscillator av utlegg. (utlegg)...... x Figur 9: Transientsimulering av ringoscillator fra utlegg Referanser Figur 8: Utlegg av ringoscillatoren [] Jan Eri Ramstad: Oblig, INF [] Jan Eri Ramstad: Oblig, INF [] Jan Eri Ramstad: Oblig, INF [] Yngvar Berg: Del, INF [] AMSCAD prosessparametere, www.uio.no/studier/emner/matnat/ifi/inf/v6// parameters met.pdf Oppgave IV Innhold Denne oppgaven bestod av å benytte inverteren i utlegg laget i oppgave III til å lage en ringoscillator. Enhetsinvertere ble benyttet og samme prosedyre som oppgave III ble benyttet for å lage inverterene. I tillegg ble en NAND port brut for å starte retsen. Tabell 7 viser resultatet av simuleringen. Forsjellen mellom utlegg og sjemati viser seg å være betydelig. Hele 8 MHz forsjell der utlegg inluderer parasitter i transistorer og ledningsbaner. Figur 9 viser ringoscillator frevens i en transientsimulering. Hvis vi sammenligner med figur på side an vi tydelig se forsjell. Figur har en topp som starter rett etter ns og neste topp møtes rett før ns. Figur 9 har en topp som starter ved ca.ns og neste topp ommer ie før ved ca.6ns, det er hele.ns mellom toppene. For sjemati ringoscillator er perioden mellom toppene på under nanoseundet. Forsjellen er altså veldig stor når det gjelder sjemati og utlegg. Hvis vi øer bredden på både nmos og pmos transistorene i enhetsinverteren (som det er 7 sty av i ringoscillator) så vil frevensen øe. Dette er testet ut i sjemati og vist i tabell 7. Figur 8 viser hvordan hele utlegget ser ut, inlusiv NAND porten som starter retsen. Bagrunn Oppgave I. NAND.......................... NOR.......................... Oppgave II Oppgave III Oppgave IV