UNIVERSITETET I OSLO

Transkript

1 UNIVRSITTT I OSLO et matematisk-naturvitenskapelige fakultet ksamen i: IN3400 igital mikroelektronikk ksamensdag: 1. juni 013 Tid for eksamen: Oppgavesettet er på 6 sider. Vedlegg: Ingen Tillatte hjelpemidler: lle trykte og skrevne, og kalkulator Kontroller at oppgavesettet er komplett før du begynner å besvare spørsmålene. 1a Oppgave 1 Gitt funksjonen 1 = + +. Tegn transistorskjema for en komplimentær MOS port for funksjonen 1. 1b Transistorskjemaet for MOS porten er vist i igur 1. Hva blir største (worst case) og minste stige- og falltid for en komplementær MOS implementasjon for 1? Vi starter med å dimensjonere porten og velger da bredde på transistorene slik at effektiv motstand i opptrekk og nedtrekk blir like og tilsvarer en standard (enhets) inverter. På grunn av at vi har nmos transistor i serie worst case fra utgangen til gnd må vi doble bredden på transistorene. Vi velger bredde lik for alle nmos transistorene. or opptrekket har vi 3 serie pmos transistorer og derfor må velge bredden lik 3 ganger det vi har for en inverter, dvs. bredden er lik 6. Vi velger å la seriekoblete transistorer dele diffusjonsområde og beregner parasittkapasitanser (diffusjon) for alle noder. or worst case nedtrekk har vi inngangskombinasjonen = = = = 1 og = = 0. ette betyr at vi tar med alle kapasitanser i interne noder slik at total parasittkapasitans er L = = 48. or worst case nedtrekk har vi (ortsettes på side.)

2 ksamen i IN3400, 1. juni 013 Side 1 igur 1: Transisorskjema for 1. inngangskombinasjonen = = = 1 og = = = 0 som også inkluderer alle interne parasittkapasitanser. Worst case stige- og falltid blir derfor like t r/f = 48R = 16τ. Minste falltid får vi nå alle inngangene er 1. et betyr at vi har tre strømveier i parallel ned mot gnd. Vi beregner effektiv motstand for nedtrekk R = (R R) R = (R/) R = R/3. Total kapasitans i dette tilfellet er L = = 4 og falltid blir t f = (4/3)R = 8R = (8/3)τ. på tilsvarende måte finner vi for minste stigetid når alle ingangene er 0 at effektiv motstand er R R = R/ og total kapasitans L = = 4 som gir stigetid t r = (4/)R = 1R = 7τ. 1c nta at = = = 1 og = = = 0. ruk lmore forsinkelsesmodell og finn tidsforsinkelsen med de aktuelle inngangene. Inngangskombinasjonen gir et aktivt opprekk. Vi starter med noden mellom transistorene styrt av og, fortsetter til noden mellom transistorene styrt av og, og ender opp ved utgangen. t = 1 (R/3) + 1 (R/3) + 18 R = ( )R = 30R = 10τ. (ortsettes på side 3.)

3 ksamen i IN3400, 1. juni 013 Side =18 1d igur : Transisorskjema for 1 med dimensjonering og parasittkapasitanser. orklar grunnleggende forskjeller, fordeler og ulemper, på differensiell og ikkedifferensiell logikk. Vis hvordan den komplementære porten i deloppgave 1a kan implementeres med en differensiell logikkstil. ifferensielle løsninger er i praksis en duplisering i forhold til ikkedifferensiell. et betyr i praksis at arealet og effektforbruk dobles, tidsforsinkelsen øker (men ikke dobles). ette er ulemper. ordelen med differensielle løsninger er at robustheten øker. et er en form for redundans som betyr at vi får to inverterte utganger som kan brukes i en tilbakekobling for å sikre riktige logiske verdier. n annen fordel er at strømtrekket blir jevnere og vil i praksis bety at det blir mindre støy på spenningsforsyningene, spesielt V. ette er spesielt viktig dersom man skal ha med analoge kretser på samme chip. a Oppgave inn logisk effort for kritisk signalvei. nta at utgangene skal drive last tilsvarende 6 minimumsinvertere. inn effort i den kritiske kjeden og kjedens elektriske effort. (ortsettes på side 4.)

4 ksamen i IN3400, 1. juni 013 Side 4 x v Y1 y z G H w Y igur 3: Kjede med porter. Vi gjør det enklest mulig. et er generelt lurt å velge transistorstørrelse slik at parasitttidsforsinkelse og effeortforsinkelse blir like store. I denne oppgaven er det derfor fornuftig å beregne parasittforsinkelse i de alternative signalveiene. ra til Y1 får vi P = 3+3 = 6, fra til Y1 får vi P = +3 = 5, for til Y1 (og Y) får vi P = = 4, for G til Y får vi P = 3. Vi velger derfor kritisk signalvei fra til Y1. Logisk effort blir G = (5/3), branch effort = 1 og elektrisk effort H = (6 3)/x. ette gir effort = GH = (5 )/x. Vi kan beregne x fordi vi setter effortforsinkelse lik parasittforsinkelse, dvs N 1/N = P. ette gir ((5 )/x) 1/ = P og x = 50/9. Vi setter inn denne verdien i kjedens effort og får = 9. b Hva blir optimal effort for portene? inn minimum kjedeforsinkelse. inn transistorstørrelser for portene i kritisk signalvei som gir minimum kjedeforsinkelse. (ortsettes på side 5.)

5 ksamen i IN3400, 1. juni 013 Side 5 = 9 og dermed er optimal porteffort f = 3. Vi har allerede funnet x = 50/9 som fordeles på transistorene i en NN3 port gitt av ligningene N + P = 50/9 og N = (3/)P. Løsningen gir N = 10/3 og P = 0/9. Vi finner v = (g 18)/f = ((5/3) 18)/3 = 10 som ved ligningene N + P = 10 og N = (3/)P gir N = 6 og P = 4. c Hva er crosstalk? Hvordan kan crosstalk påvirke latch up? rosstalt er parasittisk støy typisk mellom en drevet og en udrevet leder. ette skykdes parasittiske kapasitanser mellom nærliggende ledere. rosstalk støy kan resultere i at spenninger i ulike deler av en krets kan komme utenfor normale begrensede verdier gitt av V og gnd. ersom dette skjer i tilstrekkelig grad vil pn overganger i kretsen bli foroverforspent og bipolare transistorer som ligger latent kan begynne å lede strøm. ette kan trigge nye latente bipolare transistorer som forsterker effekten slik at vi får en aktiv kortslutnings mellom V og gnd. d Gitt en inverter. orklar hvordan endring i forsyningsspenningen (V ) påvirker: 1. Tidsforsinkelse.. orsterkning. 3. ffektforbruk. 4. Støymargin. Redusert V gir: 1. Økt tidsforsinkelse fordi maksimal gate source spenning for transistorene blir redusert. Maks strøm har vi når gate source spenningen for en nmos transistor er lik V. n reduksjon i strøm gir økt tidsforsinkelse t = (I/)V. Strømmen betyr mer enn V i denne formelen fordi strømmen er kvadratisk (eller eksponensielt) avhengig av spenningen.. Økt forsterkning fordi den relative transkonduktansen g m /I ds er størst når transistoren er i svak inversjon. = ( V ut / V in ) = (( V ut / I ds )/( V in / I ds )) = g m /g ut. I svak inversjon er det eksponesiell sammenheng mellom spenning og strøm som betyr at = g m /g ut er stor i forhold til forsterkningen i sterk inversjon. (ortsettes på side 6.)

6 ksamen i IN3400, 1. juni 013 Side 6 3. Redusert effektforbruk fordi dynamisk effekt P d = V f og statisk effekt P s = I V. 4. Redusert støymargin fordi det blir mindre spenningsforskjell på V og gnd, dvs mellom logisk 1 og 0.