Del 6: Tidsforsinkelse i logiske kjeder

Transkript

1 el 6: Tidsforsinkelse i logiske kjeder NGVR ERG I. Innhold Tidsforsinkelse i kjeder med logiske porter. eregning av optimalt antall porter i en kjede. Logisk effort, og tidsforsinkelse i komplementære porter og kjeder med ulike porter. aktorer som påvirker tidsforsinkelse blir gjennomgått, herunder rekkefølgen på inngangssignaler, asymmteri i porter og skew. lle henvisninger til figurer er relevant for Weste & Harris [] Innhold.. Tidsforsinkelse i en kjede av logiske porter. Kapittel.5. side -.. Optimalt antall porter i en kjede. Kapittel.5. side Oppsummering av logisk effort. Kapittel.5. side ubble pushing. Kapittel 8... side Komplementær logikk. Kapittel 8... side Hvordan rekkefølgen på inngangssignaler påvirker tidsforsinkelse. Kapittel 8... side symmetriske porter. Kapittel 8... side Porter med skew. Kapittel side P/N forhold. Kapittel side 9-9. II. Tidsforsinkelse i en kjede av logiske porter (Kapittel.5. side - ) 0 g = h = /0 g = 5/ h = y/ y g = / h = z/y z g = h = 0/z ig.. Kjede av logiske porter med logisk- og elektrisk effort for hver port. (IG.9) et er enkelt å generalisere logisk effort til en kjede av logiske porter som vist i ig.. Som kjent representerer logisk effort g kompleksiteten til en logisk port relativt til en inverter. en første og siste porten i kjeden er inverter og vil derfor ha logisk effort g = g =. Port i kjeden er en inngangs NOR port som vil ha en logisk effort g = 5/ per definisjon. en neste porten i kjeden er en inngangs NN port med g = /. Logisk effort er ikke avhengig av de faktiske transistorstørrelsene i de logiske portene som inngår i kjeden. Elektrisk effort h derimot er direkte avhengig av transistorstørrelser i porten selv og porter som skal drives. Elektrisk effort eller fanout er gitt av h = ekstern / inngang for en logisk port. I kjeden får vi for den første inverteren h = /0 der størrelsen på transistorene, dvs. en pmos og en nmos, i NOR porten som skal drives av inverteren og der størrelsen på transistorene i inverteren er 0. På tilsvarende måte kan vi uttrykke elektrisk effort for de andre portene; h = y/, h = z/y og h = 0/z. Vi legger merke til at logisk effort er uavhengig av transistorstørrelser, mens elektrisk effort er avhengig av transistorstørrelser ig.. Kjede av to grener. (IG.0) Vi kan definere kjede logisk effort G som: G = n g i, () der n er antall porter i kjeden. Vi definerer kjede elektrisk effort H som forholdet mellom kjedens eksterne kapasitans og kjedens inngangskapassitans: i= H = ekstern(kjede) inngang(kjede). () or kjeden i ig. får vi G = 5/ / =. og H = 0/0 =. or en kjede med logiske porter kan beregning av kjede effort bli en utfordring. Grunnen til det er at metodene vi her benyttet så langt for en port vil medføre at vi vil ta hensyn til kapasitiv last knyttet til porter som ikke er med i kjeden. er hvor vi får en forgrening vil det bli tatt med last for porter som ikke inngår i selve kjeden. ette er vist i ig. der kjeden går via den nederste av de to inverterne som drives av den første porten (til venstre). ette kan illustreres ved at vi forsøker å beregne kjede effort med modellen = GH. Vi finner først logisk effort for kjeden G = = og elektrisk effort for kjeden H = 90/5 = 8. Vi får da kjedens effort = 8. ersom vi beregner kjedens effort med modellen = g ih i = ( 0/5) ( 90/5) = 6. Som vi ser blir kjedens effort forskjellig med de to modellene. I den enkle modellen = GH tar vi ikke hensyn til lasten som porter som ikke inngår i kjedens signalvei representerer. Vi endrer derfor den enkle modellen ved å inkludere lasten som en forgrening representerer ved å introdusere en forgreningseffort b som er forholdet mellom total kapasitans sett av en port i kjeden og portens kjedekapasitans: b = + V kjede PÅ kjede. () PÅ kjede or kjeden i ig. gir dette b = (5 + 5)/5 =. I tillegg definerer vi kjede forgreningseffort som:

2 = b i. () y Vi kan nå definere kjede effort: 5 = GH. (5) I eksemplet fra ig. gir dette = 8 = 6 som er identisk med kjedens effort modellert som produkt av portenes effort. Poenget med modellene er å forenkle beregninger av tidsforsinkelse. Vi kan nå beregne tidsforsinkelse i en kjede av logiske porter. Kjedeforsinkelse er lik summen av tidsforsinkelse i hver port: = d i = + P, (6) 8 y ig.. Kjede med porter. (IG.) 5 der = P = f i p i, (7) der er kjede effort tidsforsinkelse og P er kjede parasittisk tidsforsinkelse. I praksis vil en minimumsverdi for kjedens elektriske effort forutsette at hver port har lik elektrisk effort. ette betyr at tidsforsinkelse i en kjede har et minumim når den elektriske efforten i hver port er lik. Vi har da at: f = f i = g ih i = /N, (8) der N er antall porter i kjeden. ette betyr at minimum tidsforsinkelse i en kjede med N porter med kjede effort lik og kjede parasittisk tidsforsinkelse P blir: minimum = N /N + P. (9) ette er et viktig resultat for logisk effort, som viser at minimums tidsforsinkelse i en kjede av logiske porter kan bli estimert med kjennskap bare til antall porter i kjeden, kjedens effort og parasittiske tidsforsinkelse uten å bestemme transistorstørrelser. et er også enkelt å bestemme transistorstørrelser slik at tidsforsinkelsen blir minst mulig. Ved å kombinere ligningene: får vi: f = gh h = ekstern inngang, inngangi = ekstern i g i f. (0) I praksis starter man med kjedens ende og arbeider seg mot kjedens inngang, og bestemmer transistorenes størrelse for hver port.. Eksempel En kjede med logiske porter og forgreninger er vist i ig.. Kjeden består av inngangs NN port, med logisk effort lik /, inngangs NN port, med logisk effort 5/ og inngangs NOR port med logisk effort 5/. Vi finner først kjedens logiske effort: Kjedes elektriske effort blir: G = 5 5 = 00/7. H = 5/8, og kjedens forgreningseffort blir: ( ) ( ) + y + y = y = 6. Kjedens effort blir da: = GH = = 5. V kan beregne optimal port effort: f = 5 = 5. Parasittisk tidsforsinkelse for kjeden blir: P = + + = 7, slik at minumum kjedeforsinkelse blir: = N f + P = =,

3 uttrykt i enheter av referanse tidsforsinkelse τ. Vi skal nå finne transistorstørrelse som gir minimum tidsforsinkelse i kjeden. Vi starter ved utgangen i kjeden og beregner transistorstørrelse for inngangs NOR port: y = ekstern g f P: N:6 P: N:6 P: N: 5 = = 5. P: N: P: N:6 P: N: Videre beregner vi : 5 = 5 (5 + 5) 5 = 0, og ved kontroll på inngangs NN porten ser vi at størrelsen på transistorene blir ((0+0+0) (/))/5 = 8, som stemmer med ig.. Vi har så langt omtalt transistorstørrelse uten å skille på nmos- pmos transistorer. et er viktig å bestemme transistorstørrelser slik at vi får samme effektive motstand i worst-case opptrekk og nedtrekk for de enkelte portene i kjeden. or en inngangs NOR port vil vi det være pmos transistorer i serie i opptrekket, mens det bare er en nmos transistor i nedtrekket. Vi kan uttrykke forholdet mellom pmos- og nmos transistorene ved å anta at lengden på transistorene er like: ig.. Kjede med porter og transistorstørrelser. (IG.). Notater W p = e u W n, der e er forholdet mellom serietransistorer i opptrekk og nedtrekk, og u = µ n/µ p er forholdet mellom mobiltet i nmosog pmos transistorer. or en inngangs NOR port blir derfor transistorstørrelsene, gitt at den optimale størrelsen er 5 (som betyr at det er en nmos og en pmos transistor som utgjør lasten for noden i kjeden): W p + W n = 5 e u W n + W n = 5 ( + ) W n = 5 W n =, der µ n = µ p. or inngangs NOR porten har vi at W n = og W p = =. or inngangs NN porten har vi W p + W n = 0 ( + ) W n = 0 W n = 6, og W p = (/) 6 =. Transistorstørrelser er vist i ig... Mål Kunne beregne logisk effort og elektrisk effort i en kjede. Kunne inkludere forgreninger som forgreningseffort og beregne tidsforsinkelse i en kjede. I tillegg skal man kunne finne optimal port effort for minimum tidsforsinkelse i en kjede med en gitt ekstern last. Typisk minimums lengde i digital mikroelektronikk for å redusere lasten mest mulig.

4 III. Optimalt antall porter i en kjede (Kapittel.5. side - 5) = = 8τ. () ig. 5. Ekstern last som skal drives av et antall invertere. (IG.) I ig. 5 har vi en enhetsinverter som skal drive en ekstern last lik 6 (tilsvarende 6 enhetsinvertere). Vi skal finne ut det optimale antallet invertere som skal settes inn mellom enhetsinverteren og den eksterne lasten. I tillegg til tidsforsinkelse gjennom kjeden skal vi bestemme størrelsen på transistorene i de ulike inverterene i kjeden som gir minst tidsforsinkelse i kjeden. Vi ser bort fra polariteten på signalet i dette eksemplet. Vi kan beregne kjedens effort, som er uavhengig av antall porter i kjeden:. 0 porter i tillegg = GH = ekstern inngang = 6. () ig. 6. Ekstern last som skal drives av en enhetsinverter. (IG.) I dette tilfellet lar vi enhetsinverteren drive den eksterne lasten direkte som vist i ig. 6. I tillegg vil den logiske efforten for enhetsinverteren være lik logisk effort for hele kjeden. Tidsforsinkelsen blir da = + = 65τ. 6 6 Tidsforsinkelsen for en kjede med to invertere er redusert fra 6τ til 8τ. Transistorstørrelsene er gitt av n = f = 8 som gir bredde på nmos lik n = 8 og bredde på pmos transistoren p = 6 som gir samme stige og falltid for utgangen. reddene er størrelse i forhold til enhetstransistorer. Inverteren størrelse er 8 ganger enhetsinverter, dvs. = 8.. porter i tillegg ig. 8. Ekstern last som skal drives av tre invertere. (IG.) Ved å sette inn to porter i tillegg til enhetstransistoren får vi kretsen som er vist i ig. 8. Vi har nå: N = f = = = Nf + P y = = 5τ. () Tidsforsinkelsen for en kjede med tre invertere, i forhold til kjede med to invertere, er redusert fra 8τ til 5τ. Vi finner først størrelsen på den siste inverteren y = ekstern p/f = 6 / = 6 som gir bredde på nmos transistor lik 6 og bredde på pmos transistor lik. Størrelsen på inverter nummer er gitt av = 6 / = som gir bredde på nmos transistor lik og bredde på pmos transistor lik 8.. porter i tillegg. port i tillegg y z 6 ig. 7. Ekstern last som skal drives av to invertere. (IG.) Ved å sette inn en port i tillegg til enhetstransistoren får vi kretsen som er vist i ig. 7. Vi har nå: N = f = = 8 = Nf + P 6 ig. 9. Ekstern last som skal drives av fire invertere. (IG.) Ved å sette inn tre porter i tillegg til enhetstransistoren får vi kretsen som er vist i ig. 9. Vi har nå: N = f = =.8 = Nf + P =, = 5.τ. ()

5 Når vi øker kjedens lengde fra til vil tidsforsinkelsen øke litt. ette betyr at det optimale antaller ligger mellom og. Størrelsen på inverterne blir fra utgangen z = 6/, 8, y = /, 8 8 og = 8/.8.8. E. Optimalt antall porter i en kjede Vi ser av eksemplet at optimalt antall porter er mellom og. Vi kan utrykke tidsforsinkelsen i kjeden som = N N + Np inv, (5) der p inv er parasittisk tidsforsinkelse for en inverter. ersom vi deriverer med hensyn på antall porter i kjeden N og setter lik 0 får vi optimalt antall porter: N = N ln N + N + p inv = ρ( lnρ) + p inv, (6) der ρ = N. En numerisk løsning for ρ er.59 som betyr at det vil lønne seg å øke inverterstørrelsen i hvert trinn med.59. Vi kan uttrykke optimalt antall invertere i en kjede som. Mål N = log ρ. (7) Kunne beregne optimalt antall inevertere i en kjede som skal drive en gitt ekstern last. G. Notater IV. Oppsummering av logisk effort (Kapittel.5. side 7-9) Terminologi P ort Kjede ntall porter N Logiskt effort g G = Elektrisk effort orgreingseffort b = h = ekstern inngang + V kjede PÅ kjede PÅ kjede g i H = ekstern(kjede) inngang(kjede) = b i Effort f = gh = GH Effort tidsforsinkelse f = Parasittisk tidsforsinkelse p P = f i p i Tidsforsinkelse d = f + p = + P Når man anvender logisk effort er det vanlig å arbeide etter følgende steg:. eregn kjede effort: = GH.. Estimer det optimale antall porter: N = log.. Skisser en kjede med: N porter.. Estimer minimum tidsforsinkelse: = N N + P. 5. estem den beste port effort: f = N. 6. Start ved kjedens utgangs og beregn bakover transistor størrelser: inngangi = ekstern i g i f. ruk av logisk effeort er praktisk for små kjeder av logiske porter. or store systemer er det vanlig å bruke (omputer ided esign) verktøy ved kontsruksjon, simulering og analyse av logiske kjeder. et er noen nyttige tommelfinger regler som man skal huske på: Ideen med logisk effort er å kunne på en enkel måte sammenligne ulike topologier med hensyn på tidsforsinkelse. NN porter er raskere enn NOR porter.. Tidsforsinkelsen i en kjede er minst når effort forsinkelse er omtrent lik for hver port i kjeden. 5

6 Tidsforsinkelsen i en kjede er relativt lite påvirket av moderate forandringer rundt et optimalt punkt. Porter med høyere port effort enn vil gi kjeder med mindre areal og mindre effektforbruk, men dersom vi øker port efforten til 6-8 vil dette medføre betydelig redusert hastighet. Nøyaktigheten ved beregning av tidsforsinkelse ved hjelp av logisk effort er begrenset. R forsinkelsesmodeller tar ikke hensyn til hastighetsmetning og bodyeffekt. Logisk effort tar ikke i betraktning signalføring mellom porter (interkonnekt). V. ubble pushing (Kapittel 8... side 87) * emorgan teorem. (IN00) En vanlig problemstilling for en designer er å velge logiske porter for å implemetere en boolsk funksjon. e vanligste portene er inverter, NN og NOR. Enhver boolsk funksjon kan implementeres med ulike kombinasjoner av de enkle portene. Et enkelt hjelpemiddel ved implementasjon av boolske funksjoner er bubble pushing. emorgans teorem gir oss: = + + =.. Mål Kunne anvende logisk effort, elektrisk effort og parasittisk tidsforsinkelse til å designe logiske kjeder med liten tidsforsinkelse.. Notater ig. 0. ubble pushing med emorgans teorem. (IG8.) ubble (invertering) pushing er vist i ig. 0. Portene på høyre og venstre side er logisk ekvivalente. ig.. = + med NN og NOR porter. (IG8.a) ig.. = + med NN- og NOR porter og inverter. (IG8.c) I ig. er den enkleste logiske implementasjonen av den boolske funksjonen = + vist. Som vi vet er MOS i seg selv inverterende, dvs. det er naturlig å implementere invertere, NN og NOR porter og ikke N og OR porter. Vi kan innføre to bobler i en elektrisk node som betyr to inverteringer med resultatet lik ingen invertering. Med inverteringer mellom N portene og OR porten kan vi erstatte N portene med NN og får inverterte innganger til OR porten som vist i ig.. Vi introduserer to inverteringer på utgangen og får da en NOR port istedet for en OR port og legger på et buffer med invertert inngang på utgangen. Et buffer 6

7 ig.. = + med NN- og NOR porter og inverter. (IG8.b) med invertert inngang er ekvivalent med en inverter som vist i den nederste kretsen i figuren. I ig. er kretsen vist med inverter mellom NN portene og NOR porten. En inverter representerer en invertering. VI. Komplementær logikk (compound gates) (Kapittel 8... side 87-89) Enhetsinverter = ig.. = + med NN- og NOR porter. (IG8.d) Vi kan imidlertid la vær å invertere ganger på utgangen og istedet skifte ut OR porten med inverterte innganger til en NN port som vist i ig... Mål orstå og kunne anvende bubble pushing for design av en boolsk funksjon på ulike måter.. Notater g = / = p = / = ig. 5. Enhetsinverter. (IG8. venstre) I dette avsnittet skal vi se på forskjeller på hvordan komplementær logikk kan karakteriseres med hensyn på logisk effort og parasittisk tidsforsinkelse. En enhetsinverter, der vi antar at µ n = µ p, er vist i ig. 5. Logisk effort og paratittisk tidsforsinkelse er som kjent for enhetsinverteren. En komplementær implementasjon av den boolske funksjonen = + er vist i ig. 6. Vi antar som før at µ n = µ p og ser at transistorstørrelsene som er vist i figuren gir samme ekvivalent motstand i opp- og nettrekk: R 0 = R + R = R p, (8) der R p = R = R er motstand for pmos transistorene. Worst case opptrekk er via to pmos transistorer som betyr at det i dette tilfellet ikke er noe poeng å dimmensjonere pmos transistorene forskjellig. en effektive motstanden vil være lik for alternative nedtrekk. or nedtrekk ser vi to ulike opsjoner:. Via nmos transistor styrt av. I dette tilfellet vil det bare være en nmos transistor som betyr at vi velger bredden på denne transistoren som for en inverter. ette vil si at vi velger bredden lik og får motstanden R n. or at opptrekket skal ha samme effektive motstand må vi velge transistor bredde på pmos transistorene slik at R p = R n som i praksis vil si, gitt mobilitetsforskjellene, at bredden på pmos transistorene må være ganger bredden på en enhets nmos transistor.. Via to nmos transistorer styrt av og. Her er det fornuftig å matche den effektive motstanden slik at den blir lik det alternative nedtrekket. To seriekoblete transistorer utgjør dobbel så stor motstand som en tilsvarende transistor. To transistorer med bredde lik ganger enhetsbredde utgjør en ekvivalent motstand R n = R R = R. En komplementær implementasjon av den boolske funksjonen = + er vist i ig. 7 med transistorstørrelser slik at ekvivalent motstand for opp- og nedtrekk er like. 7

8 OI = + OI = + g = 6/ = g = 6/ = g = 5/ p = 7/ ig. 6. Komplementær implementasjon av funksjonen = +. (IG8.) or denne kretsen blir logisk effort lik for alle inngangene fordi hver ingang går inn på en pmos- og en nmos transistor med størrelse W p =, og W n =. Logisk effort blir derfor 6/. Parasittisk tidsforsinkelse blir ( )/ = /.. Eksempel Vi skal implementere = + slik at tidsforsinkelsen blir minst mulig. Som vi vet kan denne funksjonen implementeres på mange måter. Vi kan starte med en løsning som er vist i ig. 8. Vi kan anta at inngangene maksimalt kan drive en kapasitiv last tilsvarende en transistor med bredde 0, og vi antar at utgangen skal drive en last tilsvarende en transistor med bredde 00. Elektrisk effort for kjedene fra inngang til utgang er gitt av H = ekstern / inngang = 00/0 = 5. orgreningseffort er fordi det ikke er noen last knyttet til elektriske noder i kjedene som ikke inngår i selve kjeden. Vi kan finne kjedens logiske effort G = (/) (/) = 6/9 og parasittisk tidsforsinkelse P = + =. Kjedens effort er = GH = (6/9) 5 = , som gir en optimal port effort for en kjede med like porter f = 9 / =. Når vi skal bestemme transistorstørrelsene beregner vi først den beste port effort: y = ekstern g NN f = 00. = (9) g = 6/ = g = 6/ = g = 6/ = g = 6/ = p = / ig. 7. Komplementær implementasjon av funksjonen = +. (IG8.) ig. 8. unksjonen = + implementert med inngangs NN porter. or en inngangs NN port skal pmos- og nmos transistorene være like store for å få lik ekvivalent motstand i opptrekk og nedtrekk. Vi ender da opp med transistorstørrelser på den siste NN porten lik. Vi kan nå bestemme transistorstørrelsene på de to resterende NN portene. Igjen er det slik at transistorene skal være like store. Vi får da: = y g NN f y = 0, (0) som jo passer med den opprinnelige antagelsen (forutsetningen) at inngangslasten skulle være maksimalt 0. 8

9 0 0 0 = y g PORT f 6 =. 0, () som gir W p W n = og = W n = 7. Tidsforsinkelsen i kjeden blir da = N /N + P =. + + =.τ. Vi ser at implementasjonen med tre NN porter representerer minst tidsforsinkelse for funksjonen.. Mål Kunne implementere en boolsk funksjon ved hjelp av komplementær logikk og kunne beregne logisk effort og parasittisk tidsforsinkelse.. Notater ig. 9. Implementasjon av funksjonen = + ved hjelp av inngangs NN porter. (IG8.5) En implementasjon av funksjonen med tre inngangs NN porter er vist i ig. 9 og transistorstørrelser slik at eksvivalent motstand for opp- og nedtrekk blir like. Tidsforsinkelse i kjeden blir = N /N + P = + + = 0τ. y y ig. 0. Komplementær implementasjon av funksjonen = + ved hjelp av en komplementær port ( + ) og en inverter. (IG8.5) En alternativ implementasjon av funksjonen er vist i ig. 0. Kjeden består her også av to porter som gir en effort for kjeden = GH = (6/) 5 = 0. Videre får vi optimal port effort f = 0 /. og transistorstørrelser for inverteren: y = ekstern g INV ERTER f = 00., () som medfører at W p W n = og y = W n = 0. or den første porten har vi: 9

10 VII. Hvordan rekkefølgen på inngangssignaler påvirker tidsforsinkelse (Kapittel 8... side 89) * Hvordan gate source kapasitans påvirker en inverter som svitsjer i del 5 (IN00) I mange tilfeller er logisk effort og parasittisk tidsforsinkelse forskjellig for ulike inngangsignaler til en port. OI porten som er vist i ig. 6 er asymmetrisk fordi gatekapasitans som porten representerer er mindre for en av inngangene () enn for de to andre inngangene. NN og NOR porter er symmetriske men kan representere litt forskjellig logisk effort og parasittisk tidsforsinkelse sett fra ulike innganger. V i opptrekk. ersom man kjenner til svitsjetidspunkt for ulike innganger til en port kan man utnytte denne kunnskapen og legge de inngangene som svitsjer senest nærmest utgangen.. Mål orstå hvordan rekkefølgen på inngangssignaler påvirker tidsforsinkelsen i en port.. Notater 6 ig.. inngangs NN gate. (IG8.6) ig. viser en inngangs NN port med diffusjons- eller intern kapasitans. Vi skal se nærmere på hva som skjer når vi har en stabil er på en inngangene og den andre inngangen stiger fra 0 til. a vil utgangen på porten falle fra til 0. Vi har da to ulike situasjoner:. er stabil og stiger fra 0 til. I utgangspunktet er utgangen, som betyr at vi får et terskelfall over nmos transistoren styrt av. Node vil i utgangspunktet ha en spenning lik V V t. Elmore forsinkelsesmodell gir (R/)()+R(6) = 7R =.τ. I tillegg vil vi ha en svak tilbakekobling fra til via gate source kapasitans og til via gate drain kapasitans. Når trekkes lav fordi er høy og skifter fra lav til høy, kan denne tilbakekoblingen påvirke inngangssignalene slik at tidsforsinkelsen øker noe. en kapasitive tilbakekoblingen fra til er avhengig av at nmos transistoren styrt av er i lineært område. enne tilbakekoblingen er derfor avhengig av spenningen på og ved transisjonen og derfor ikke tilstede i hele transisjonen. På den andre siden så har vi Miller effekt for denne kapasitansen slik at vi kan se en liten og tidsbegrenset tilbakekoblingseffekt fra til. Vi kaller dette en negativ tilbakekobling.. er stabil og stiger fra 0 til. et er nå rimelig å anta at node i utgangspunktet er 0. Vi trenger derfor ikke å lade ut node og Elmore forsinkelse blir defor R(6) = τ. Generelt definerer vi ytre inngang som den inngangen som styrer en transistor som ligger nærmest en spenningsforsyning, V eller GN. en indre inngang styrer en transistor som ligger nærmest utgangen. Parasittisk tidsforsinkelse er minst når indre inngangen svitsjer senest fordi interne noder i en kjede (seriekobling) da allerede vil være ladet ut (eventuelt opp til Noe lavere på grunn av body effekt. enne effekten er svært liten, men avhengig av de totale last kapasitansene på inngangene og. 0

11 VIII. symmetriske porter (Kapittel 8... side 90) I noen tilfeller er det stor forskjell hvor kritiske ulike signaler (innganger) er, dette kan bety at det vil lønne seg å designe porter som er (nominelt) symmetriske, usymmetrisk.. Mål orstå hvorfor og hvordan man designer fullstendig symmetriske porter. Kunne ta hensyn til spesielle føringer i et design som tilsier at man skal designe asymmetriske porter.. Notater RESET / ig.. inngangs NN gate. (IG8.7) Et eksempel på en slik port er vist i ig., der en kritisk signalvei vil være fra til. et vil i slike tilfeller å være fornuftig å prioritere de kritske inngangene ved å plassere de som indre innganger og å redusere inngangslasten. I eksemplet i ig. er en kritisk inngang som er plassert nærmest utgangen og transistoren som styrer er redusert i størrelse slik at lasten sett fra inngangen blir redusert. I dette tilfellet er inngangen reset ikke kritisk og derfor er størrelsen på nmos transistoren som er koblet mot GN dimmensjonert opp fra enhetsstørrelse. en økte inngangslasten representerer ikke et problem fordi inngangen ikke er kritisk. Motstanden som denne transistoren bidrar med i nedtrekket er (/)R der R er motstand i en enhets nmos transistor (bredde lik ). nmos transistoren som styres av den kritsiske inngangen vil bidra med liten last for inngangen, men en større motstand for nedtrekket i porten. Ekvivalent motstand for nedtrekket blir R effektiv = (/)R + (/)R = R som er ekvivalent med to nmos transistor i serie med bredde lik. et er fornuftig å velge bredde på pmos transistoren som styres av lik som gir en effektiv motstand lik R. en siste pmos transistoren er ikke kritisk og vi velger derfor bredden lik minimumsbredde slik at den totale kapasitansen som denne transistoren bidrar med for utgangen av porten blir minst mulig. en interne lasten knyttet til utgangen er i dette tilfellet (/) i motsetnig til 6 for en symmetrisk NN port. ig.. ullstendig symmetrisk inngangs NN gate. (IG8.8) Man kan i motsatte tilfeller gjøre NN porten enda mer symmetrisk dersom begge inngangene er like kritiske. En fullstendig symmetrisk inngangs NN port er vist i ig..

12 IX. Porter med skew (Kapittel side 90-9) I noen tilfeller kan det være ønskelig å favorisere opptrekk eller nedtrekk i en port. I HI-skew porter favoriseres en 0 til transisjon på utgangen og i en LO-skew favoriseres en til 0 transisjon. / HI-skew / Ikke skew Ikke skew ig.. Invertere med skew. (IG8.9) LO-skew Invertere med skew er vist i ig.. or porter med skew skiller vi logisk effort i logisk opptrekkseffort g u og logisk nedtrekkseffort g d. Poenget med å designe porter med skew er å favorisere kritiske signalveier. Logisk effort i inverter nr. fra venstre i ig. er g =. I den andre inverteren uten skew vil logisk effort bli g =.5/.5 =. or HI-skew porten får vi en logisk effort for opptrekket g u =.5/ = 5/6 og logisk effort for nedtrekk g d =.5/.5 = 5/. or nedtrekket må vi sammeligne med effort for en inverter med lik bredde på nmos transistoren, som derfor har logisk effort g =.5. or LO-skew inverteren vil logisk effort for opptrekket være lik g u = / og logisk effort for nedtrekket blir g d = /6 = /.. Mål orstå hvordan man designer porter med skew, HI-skew og LO-skew.. Notater gu = gd = gavg = X. P/N forhold (Kapittel side 9-9) Ikke skew gu = / gd = / gavg = / gu = 5/ gd = 5/ gavg = 5/ ig. 5. Inverter, NN og NOR porter uten skew. (IG8.0) I ig. 5 er det vist inverter, NN- og NOR porter uten skew. / gu = 5/6 gd = 5/ gavg = 5/ HI-skew gu = gd = gavg = / / / gu = / gd = gavg = 9/ ig. 6. HI-skew inverter, NN og NOR porter. (IG8.0) I ig 6 er det vist HI-skew inverter, NN- og NOR porter. LO-skew gu = / gd = / gavg = gu = gd = gavg = / gu = gd = gavg = / ig. 7. LO-skew inverter, NN og NOR porter. (IG8.0) I ig. 7 er det vist LO-skew inverter, NN- og NOR porter. Legg merke til at for NOR porten er gjennomsnittelig logisk effort bedre enn for porten uten skew. I ig. 8 er det vist PN forhold som gir minimal tidsforsinkelse for portene. Merk at for porter med skew får vi typisk forskjellig stige og falltid som vil gi forskjellig tidsforsinkelse for fallende- og stigende transisjoner på utgangen.

13 . Mål. gu =.5 gd = 0.8 gavg = 0.98 HI-skew gu = / gd = / gavg = / gu = gd = gavg = / ig. 8. Porter med minimum tidsforsinkelse. (IG8.) orstå hvordan bredde på nmos transistorer i forhold til bredde på pmos transistorer påvirker logisk effort i en port.. Notater XI. Indeks b g d g u G H P symmetrisk port0 ubble pushing 6 orgreningseffort b HI-skew Indre inngang 0 Kjede effort Kjede effort tidsforsinkelse Kjede elektrisk effort H Kjede forgreningseffort Kjede logisk effort G Kjede parasittisk tidsforsinkelse P Kjedeforsinkelse Logisk nedtrekkseffort g d Logisk opptrekkseffort g u LO-skew Negativ tilbakekobling 0 tre inngang 0 References [] Neil H.E. Harris og avid M. Harris Integrated ircuit esign fjerde utgave 00, ISN 0: , ISN : , Pearson.