Løsningsforslag DEL1 og 2 INF3400/4400

Transkript

1 Løsningsforslag L1 og 2 INF3400/4400 NGVR RG I. Oppgaver. Oppgave 1.3 Tegn en MOS 4-inngangs NOR port på transistor nivå..1 Løsningsforslag Fig. 2. NOR port med fire innganger. Fig. 1. To-inngangs NOR port skjematikk og sannhetstabell.(fig1.15a og Table 1.4) Vi starter med å generalisere fra to-inngangs NOR porten som er vist i Fig. 1. Vi husker at MOS porter er inverternede dvs. dersom vi påtrykker bare logiske 1ere så vil utgangen bli 0. For en to-inngangs NOR port vil det være to transistorer i parallell. Vi kan utrykke nedtrekket som =0når eller er 1, dvs. + = 1. Herav følger det at når =0så har vi at + = 1=. ersom vi ser på opptrekket for en to-inngangs NOR port ser vi at de to pmos transistorene er i serie slik at begge inngangsignalene må være 0 for at utgangen skal kunne trekkes opp til 1. ette kan uttrykkes som når = 1 forutsetter det at + = 0, som kan uttrykkes som + =0=. ersom vi ser på opptrekk og nedtrekk ser vi at forholdet mellom utgangen og de to inngangene kan uttrykkes som + = som er identisk med = +. ersom vi skal utvide NOR porten til en fire-inngangs NOR port kan dette utrykkes som = vil bli logisk 1 dersom alle ingangene er 0 og ellers logisk 0. Vi kan derfor generalisere en to-inngangs NOR port til fire-inngangs NOR port ved å sette fire nmos transistorer i parallell mellom utgangen og logisk 0 (gnd) og fire pmos transistorer i serie fra utgangen til logisk 1 (V ) somvistifig.2.. Oppgave 1.4 Gitt funksjonen = ( + ), tegn et transistor skjema (skjematikk) i komplementær MOS logikk for funksjonen..1 Løsningsforslag Vi kan starte med nedtrekket. Når funksjonen er på formen = x kan vi starte direkte med plassering av nmos transistorer i serie og parallell avhengig av x. ersom den boolske funksjonen ikke er på denne formen vil det lønne seg åbruke boolsk algebra slik at funksjonen kan utrykkes på en slik form. Fig. 3. Nedtrekk for komplementær MOS port for funksjonen = ( + ). v funksjonen ser vi at transistorene med inngangene og skal plasseres i parallell. Transistorene med inngangene og skal stå i serie og i serie med de to parallelle transistorene. et vil lønne segå plassere flest mulig transistorer ned mot logisk 0 eller gnd slik at nedtrekket kan se ut som vist i Fig. 3 Opptrekket som består av pmos transistorer blir motsatt av nedtrekket, dvs. de transistorer som står i serie kommer i parallell og omvendt. Gitt funksjonen = ( + ) vil da og stå iserie,og og stå i parallell og i parallell med de to transistorene som står i serie. ette er vist i Fig. 4.

2 .1 Løsningsforslag Fig. 7. Nedtrekk for komplementær MOS port for funksjonen = +. Fig. 4. Komplementær MOS port for funksjonen = ( + ). Nedtrekket vil bestå av tre nmos transistorer i serie (, og ) som skal stå i parallell med en nmos transostorer som har som inngang. Nedtrekket er vist i Fig. 7.. Oppgave 1.5 Gitt funksjonen = ( + ) ( + ), tegn et transistor skjema (skjematikk) i komplementær MOS logikk for funksjonen..1 Løsningsforslag Fig. 5. Nedtrekk for komplementær MOS port for funksjonen = ( + ) ( + ). v funksjonen ser vi at nedtrekket vil bestå av nmos transistorer styrt av inngangene og i parallell, og nmos transistorer styrt av inngangene og i parallell. Parallell transistoreme vil stå i serie som vist i Fig. 5. Fig. 8. Komplementær MOS port for funksjonen = +. Opptrekket vil da bli tre pmos transistorer i parallell (, og ) som skal stå i serie med en pmos transistor med inngang som vist i Fig. 6. Som vist plasseres flest mulig transistorer mot 0 eller gnd og 1 eller V.. Oppgave 1.7 Tegn skjematikk på transistornivå for følgende funksjoner. u kan anta at du også har inverterte signaler tilgjengelig. Fig. 6. Komplementær MOS port for funksjonen = ( + ) ( + ). I opptrekket får vi to parallelle greiner som hver vil bestå av to pmos transistorer i serie som vist i Fig. 6.. Oppgave 1.6 Gitt funksjonen = +, tegn et transistor skjema (skjematikk) i komplementær MOS logikk for funksjonen. 1. n 2 : 4 dekoder definert ved 0=0 1, 1=0 1, 2=0 1 og 3= n 3 : 2 enkoder definert ved 0=0 (1+2 ) og 1= Løsningsforslag n 2 : 4 dekoder definert ved 0=0 1, 1=0 1, 2 = 0 1 og 3 = 0 1 er vist i Fig. 9. I løsningsforslaget brukes NN porter og invertere for å realisere N funksjon. t løsningsforslag for enkoder definert ved 0 = 0 ( 1+2 ) og 1=0 1 er vist i Fig. 10. F. ksamensoppgave: Prøveeksamen Gitt funksjonen = ( + )+. Tegn et transistorskjema (skjematikk) i komplementær MOS for funksjonen.

3 Fig. 10. nkoder: definert ved 0=0 (1+2 ) og 1= Fig. 11. Nedtrekket for = ( + )+. Fig. 9. ekoder: definert ved 0=0 1, 1=0 1, 2= 0 1 og 3=0 1. F.1 Løsningsforslag Som vi ser er funksjonen på en slik form at vi kan starte plasseringen av transistorer direkte. Vi starter med nedtrekket og ser at vi har tre ulike nedtrekksalternativer; 1) transistor styrt av og, 2) og og 3). ette representerer tre parallelle signalveier fra utgangen til 0 (gnd) somvistifig. 11. Vi trenger nå bareå supplere opptrekket som består de tre parallelle nedtreksveiene i parallell, men der seriekoblede transistor i nedtrekket kommer som parallellkoblede pmos transistorer i opptrekket som vist i Fig. 12. G. ksamensoppgave: ksamen Gitt funksjonen = ( + ). Tegn et transistorskjema (skjematikk) i komplementær MOS for funksjonen. G.1 Løsningsforslag Vi ser at funksjonen = ( + ) ligner på funksjonen = ( + )+. Ulikeheten er knyttet til inngangen som skal multipliseres med ( + ). ette innebærer at nmos transistoren i nedtrekket med som inngang skal plasseres i serie med de to parallelle veiene gitt av og, og og som vist i Fig. 13. Nå vil pmos transistoren som styres av komme i parallell slik at den danner en direkte kobling fra utgangen til logisk 1(V ) som vist i Fig. 14. H. Gitt en nmos transistor i en 180nm MOS prosess med bredde (W) lik 0.36μm og lengde (L) lik 0.18μm. nta at tykkelsen på tynnoksid (t ox) er 50Å og at mobiliteten er 200cm 2 /V s. eregn β og gate kapasitans for transistoren. H.1 Løsningsforslag F ox = cm 2 = F cm 2 = F μm 2

4 Fig. 12. = ( + )+. Fig. 14. = ( + ). Fig. 13. Nedtrekket for = ( + ). Idsn () x 10-3 Lineært område Metning Terskelspenning Vdsn = 3.3V Vdsn = 2.64V Vdsn= 1.98V Vdsn = 1.32V Vgsn (V) = ff μm 2 W β = μ ox L ( ) ( ) ( = cm 2 ) F 0.18 V s cm 2 = 138 W μ L V μ V 2 g = oxwl = fF = 0.44fF Fig. 15. Strøm som funksjon av V gs. I.1 Løsningsforslag, Fig. 15 J. ksamensoppgave: ksamen Gitt enkle transistor modeller for nmos transistor, skisser strøm som funksjon av V ds for ulike V gs spenninger. Marker lineært område og metning på skissen. J.1 Løsningsforslag, Fig. 16 References [1] Neil H.. Harris og avid Harris MOS VLSI SIGN, circuit and system perspective tredje utgave 2005, ISN: , ddison Wesley, I. ksamensoppgave: ksamen Gitt enkle transistor modeller for en nmos transistor, skisser strøm som funksjon av V gs for ulike V ds spenninger. Marker terskelspenning, lineært område og metning på skissen.

5 1 x 10-3 Idsn () Lineært område Metning Vgsn = 3.3V Vgsn = 2.64V Vdsn (V) Vgsn = 1.98V Vgsn = 1.32V Fig. 16. Strøm som funksjon av V ds.