IN 241 VLSI-konstruksjon Løsningsforslag til ukeoppgaver 25/ uke 39

Transkript

1 IN 4 VLSI-konstruksjon Løsningsforslag til ukeoppgaver 5/9-00 uke 39 ) Skisser en standard CMOS inverter. Anta ßnßp. Tegn opp noen drain-source karakteristikker for begge transistorene. Bytt ut Vds og Vgs med Vinn og, og la verdiene få variere i mellom 0V og +5V. Tegn karakteristikkene i samme koordinat system mot Ids. Finn punkter i diagrammet der inverteren er i statisk likevekt(idsn-idsp). Skisse (se også læreboka Fig...): Vinn Grunnleggende definisjon: VxyVx -Vy-(Vy-Vx)-Vyx Vss Dermed er: VgspVgp-VspVinn- VdspVdp-Vsp- nmos pmos Idsp Idsn Vgsn Vgsn3V VgsnV Vdsn Vdsp Vgsp-V Vgsp-3V Vgsp- nmos Idsp pmos Idsn Vinn Vinn3V VinnV Vinn Vinn3V VinnV Vinn0V

2 Ids Vinn0V VinnV Vinn3V Vinn Vinn Vinn3V VinnV ) Skisser DC overførings funksjonen for inverteren. Hvordan kan man designe en inverter slik at trigge punktet (spenning inn som gir /) blir liggende på /? DC overførings fuksjon: / / Vinn Hvis Vtn-Vtp får man ved å velge βnβp en inverter med trigge punkt /. 3) Del opp overførings funksjonen i seksjoner bestemt av de forskjellige operasjonsområdene til transistorene. Tegn ekvivalent skjema for de forskjellige tilstandene. Operasjonsområder: A B Vt,n D E C / +Vt,p Vinn A: n-trans - cutoff - V gsn V inn <V tn p-trans - lineær - V gsp -V tp V inn -V dd -V tp <V ut -V dd V dsp B: n-trans - metning - V dsn V ut >V inn -V tn V gsn -V tn p-trans - lineær - V gsp -V tp V inn -V dd -V tp <V ut -V dd V dsp

3 C: n-trans - metning - V dsn V ut >V inn -V tn V gsn -V tn p-trans -metning - V dsp V ut -V dd <V inn -V dd -V tp V gsp -V tp D: n-trans - lineær - V gsn -V tn V inn -V tn >V ut V dsn p-trans - metning - V dsp V ut -V dd <V inn -V dd -V tp V gsp -V tp E: n-trans - lineær - V gsn -V tn V inn -V tn >V ut V dsn p-trans - cutoff - V gsp V inn -V dd >V tp A B C D E 4) Anta at man har en inverter som i utgangspunktet har LAV inngang og HØY utgang. Inverteren har (som alle praktiske invertere) en viss viss kapasitiv last på utgangen. Anta så at inverteren får et unit-step signal på inngangen (momentan overgang i fra LAV til HØY verdi). Hvilke områder vil transistorene befinne seg i mens utgangen går i fra HØY til LAV? Dynamisk forløp: I: n-trans - metning - Vdsn >Vinn-Vtn Vgsn -Vtn p-trans - cutoff - Vgsp 0V>Vtp II: n-trans - lineær - Vgsn -Vtn Vinn-Vtn >Vdsn p-trans - cutoff - Vgsp 0V>Vtp I II 3

4 5) En CMOS inverter er egentlig en analog forsterker. Anta at man har en inverter med ßnßp88uA/V der begge transistorene har en Early spenning på 50V. Anta viderevtn-vtp0.9v og 5V. Beregn forsterkningen A. Hvordan kan man øke forsterkningen for inverteren i en gitt prosess? Finner et uttrykk for spennings forsterkningen med utgangspunkt i transistormodellen: Antar Vinn /+, /+, og dermed at begge transistorene er i metning. Ids,p Ix Ip gdsp Ids,n In gdsn A V ut V ut x x () Finner første ledd: I n I x + I p V ut g dsn I x + ( V dd V ut ) gdsp () V ut R dsn ( V I dd V ut ) x R dsp V ut V ut x R dsn x R dsp V ut R x R dsp R dsn dsp R dsn (3) 4

5 Finner siste ledd: I x I dsp I dsn (4) x dsp dsn (5) dsp β( V gsp V tp ) β( V inn V dd V tp ) β( V inn V dd V tp ) β( V gsp V tp ) g mp (6) x g mp g mn (7) Får dermed: A V ut x x R dsp R dsn ( g mp + g mn ) (8) Har så at: β n β p V tn V tp V gsn V gsp g mp g mn (9) Finner Rn: I dsn V I sat, n dsn I V 0 sat n β( V gsn V tn ), (0) R dsn dsn V dsn I sat, n V 0 () Finner Rp: I dsp I V sat, p dsp β I V 0 sat, p ( V gsp V tp ) () R p dsp V dsp I sat, p V V gsp V gsn R n (3) Får: A R dsp R dsn ( g mp + g mn ) R ds g m g m V 0 β( V gs V t )V I sat β( V gs V t ) (4) 5

6 Har dermed at: V A 0 V ( ) ( V dd V t ) 6.5 V gs V t (5) Fra ligning 4 ser man at forsterkningen er proposjonal med Early spenningen V 0. Dermed kan man øke forsterkningen ved å øke lengden på transistoren 6) Anta at man designer en CMOS VLSI krets der man ønsker å kunne ta i mot TTL(Transistor-Transistor Logikk, en designmetode for BJT(Bipolar Junction Transistor )) signal. Design en CMOS inverter som er i stand til å overføre et digitalt signal fra TTL-nivå (Vil_max0.8V, Vih_min.0V) til CMOS nivå. (hint: hva vil bredden på n-transistoren være?). CMOS parametere:5v, Vt_n0.9V, Vt_p-0.9V, u_n600cm/v s, u_p00cm/v s, e4.43e-3f/cm, tox 500Å. Man ønsker å bruke minimums transistor lengder L.um. Wminum. Skisser inverteren sett oven ifra. Hva blir maksimum statisk strømforbruk for denne inverteren? TTL-CMOS interface: TTL V IHmin.0V V ILmax 0.8V Velger inverter triggepunkt (V+0.8V)/.4V. I statisk likevekt har vi at I dsn I dsp (6) 6

7 Vinn.4V,.5V, dermed n i metning og p lineær: β n ( V gsn V tn ) V β p ( V gsp V tp )V ds ds β n (.4V 0.9V ) β p ( ) (.5) (7) β p β n 9 µ p ε W p t ox L p µ nε W n t ox L n (8) Setter inn µ n 3µ p W p -----W 0 n (9) Får: Wpum, Wn0um, Lp., Ln.um. Max statisk strømforbruk: β I n (.4V 0.9V ) max P max I max V dd 0.5mW µ n ε W n mA t ox L n 4 (0) G S D pmos N-well P-substrat inn ut G D S nmos Gnd 7

8 7) Hvis man tar en inverter og bytter om p- og n-transistorene (altså pmos nederst og nmos øverst), hvilken overførings karakteristikk får man da? Omvendt inverter: Vinn Vss Tilstand I: Vinn0V: nmos: cutoff pmos: Max gate spenning, body effekt dras ned til ca. -V og blir høy ohmig. Tilstand II: Vinn: nmos: Max gate spenning, body effekt pmos: cutoff dras opp til ca. 3-4V og blir høy ohmig. Resultat: Ikke-inverterende, signal dempende krets med forsinkelse. Analog simulering: 5V ut 0V inn 8