F5 IN Digitale byggeblokker. Yngve Hafting,
|
|
- Stina Engebretsen
- 4 år siden
- Visninger:
Transkript
1 F5 IN Digitale byggeblokker Yngve Hafting,
2 Kort om emnet Formål Emnet tar for seg prinsipper i digital design, som kombinatorisk og sekvensiell logikk, tilstandsmaskiner og digitale byggeblokker, og bygger på dette for å introdusere prosessorarkitekturer, pipelining, cache, og grensesnittet mellom maskinvare og programkode. Hva lærer du? Etter å ha tatt IN2060 har du: kunnskaper om hvordan en datamaskin er satt sammen og fungerer, fra logiske porter til prosessor kunnskaper om grensesnittet mellom maskinvare og programvare lært å kunne analysere og konstruere digitale kretser Delmål Forstå hvordan oppbygningen av kretser kan føre til tidsforsinkelser (propagation delay) Kjenne til og kunne beskrive virkemåte til noen digitale byggeblokker (som er vesentlige innen prosessorarkitekturer og programmerbar logikk): Addere ALU Shiftregistre Tellere Minneelementer Programmerbar logikk Hvordan? Forelesning + selvstudium: Aritmetiske kretser Addere, ALU, Shiftregistere Sekvensielle byggeblokker Tellere Minne RAM ROM Programmerbar logikk ROM logikk (LUTer) PLA Logiske blokker Ukeoppgaver Øvelse i å tolke og beskrive virkemåte til digitale byggeblokker i form av skjema, HDL og tekst. Oblig Kjennskap til MAC algoritme og bli kjent med dens oppbygning Gruppetimer HDL eksempler, digitale byggeblokker 3 Gjennomgang av oppgaver
3 Introduction Digital building blocks: Gates, multiplexers, decoders, registers, arithmetic circuits, counters, memory arrays, logic arrays Building blocks demonstrate hierarchy, modularity, and regularity: Hierarchy of simpler components Well-defined interfaces and functions Regular structure easily extends to different sizes ENB B A D Q CLK Encode 1 0 Decode Will use these building blocks in Chapter 7 to build microprocessor Counter + - ALU Chapter 5 <4>
4 1-Bit Adders Half Adder Full Adder A B Cin A B A B C out + S C out + S C in VHDL: A B S = A B C out = AB C out S 0 0 C in A B C out S Half adder: S <= A xor B; Cout <= A and B; S Cout -- Full adder: S <= A xor B xor Cin; Cout <= ((A xor B) and Cin) or (A and B) = XOR S = A B C in C out = AB + AC in + BC in Merk: implementasjon på transistornivå blir ikke nødvendigvis som vist på figur Chapter 5 <5>
5 Multibit Adders (CPAs) Types of carry propagate adders (CPAs): Ripple-carry (slow) Carry-lookahead (fast) Prefix (faster) Carry-lookahead and prefix adders faster for large adders but require more hardware Symbol A N B N C out + S N C in Chapter 5 <6>
6 Ripple-Carry Adder Chain 1-bit adders together Carry ripples through entire chain Disadvantage: slow A 31 B 31 A 30 B 30 A 1 B 1 A 0 B 0 C out + C + 30 C 29 C + 1 C + 0 C in S 31 S 30 S 1 S 0 Chapter 5 <7>
7 Ripple-Carry Adder Delay A B Cin A B C out + C in t ripple = Nt FA S Cout S where t FA is the delay of a 1-bit full adder, N is the number of bits (width) C out A + S B C in A B Cin S Cout Chapter 5 <8>
8 Carry-Lookahead Adder Kan vi øke hastigheten på menteberegningen for en kjede med fulladdere ved å beregne menten (carry) gruppesvis?
9 Carry-Lookahead Adder Compute C out for k-bit blocks using generate and propagate signals Some definitions: Column i produces a carry out by either generating a carry out or propagating a carry in to the carry out Generate: Column i will generate a carry out if A i and B i are both 1. G i = A i B i Propagate: Column i will propagate a carry in to the carry out if A i or B i is 1. P i = A i + B i Carry out: The carry out of column i (C i ) is: C i = G i + P i C i-1 = A i B i + (A i + B i )C i-1 Ai Bi Gi Ai Bi Pi Pi Ci-1 Gi Ci Chapter 5 <10>
10 Block Propagate and Generate Now use column Propagate and Generate signals to compute Block Propagate and Generate signals for k-bit blocks, i.e.: Compute if a k-bit group will propagate a carry in (to the block) to the carry out (of the block) Compute if a k-bit group will generate a carry out (of the block) Example: Block propagate and generate signals for 4-bit blocks (P 3:0 and G 3:0 ): Generally, P 3:0 = P 3 P 2 P 1 P 0 G 3:0 = G 3 + P 3 (G 2 + P 2 (G 1 + P 1 G 0 ) P i:j = P i P i-1 P i-2 P j G i:j = G i + P i (G i-1 + P i-1 (G j+1 + P j+1 G j ) C i = G i:j + P i:j C j-1 Chapter 5 <11>
11 32-bit CLA with 4-bit Blocks Step 1: Compute G i and P i for all columns C out 4-bit CLA Block C 27 4-bit CLA Block C 23 C 7 4-bit CLA Block C 3 4-bit CLA Block C in Step 2: Compute G and P for k-bit blocks S 31:28 S 27:24 S 7:4 S 3:0 Step 3: C in propagates through each k-bit propagate/generate logic (meanwhile computing sums) Step 4: Compute sum for most significant k-bit block C out B 3 A 3 + S 3 G 3:0 C in C 2 B 2 A 2 + S 2 C 1 B 1 A 1 + S 1 P 3:0 C 0 B 0 + S 0 A 0 C in G 3 P 3 G 2 P 2 G 1 P 1 G 0 P 3 P 2 P 1 P 0 A 31:28 B 31:28 A 27:24 B 27:24 B 7:4 A 7:4 B 3:0 A 3:0 Chapter 5 <12>
12 Carry-Lookahead Adder Delay For N-bit CLA with k-bit blocks: t CLA = t pg + t pg_block + ( N k 1)t AND_OR + kt FA t pg : delay to generate all P i, G i (1 gate delay) t pg_block : delay to generate all P i:j, G i:j (simultaneous for all blocks) t AND_OR : delay from C in to C out of final AND/OR gate in k-bit CLA block ( 2 gate delays * (number of blocks 1) ) kt FA : delay induced by full adders in one block An N-bit carry-lookahead adder is generally much faster than a ripple-carry adder for N > 16 Chapter 5 <13>
13 Carry-Lookahead Adder Delay For N-bit CLA with k-bit blocks: t CLA = t pg + t pg_block + ( N k 1)t AND_OR + kt FA t pg : delay to generate all P i, G i (1 gate delay) t pg_block : delay to generate all P i:j, G i:j (simultaneous for all blocks) t AND_OR : delay from C in to C out of final AND/OR gate in k-bit CLA block ( 2 gate delays * (number of blocks 1) ) kt FA : delay induced by full adders in one block An N-bit carry-lookahead adder is generally much faster than a ripple-carry adder for N > 16 MERK: bare «AND_OR» leddet må multipliseres med antall blokker Chapter 5 <14>
14 A0 B0 Critical path CLA N= 32 (bit), k = 4 (bit per block) pg_block0 G0 P0 tpg Merk: Resultatet slik det er satt opp her blir ikke 100% likt boka, men det skalerer likt. DVS: Her: tpg + tpg_block + (N/k-1)tAND_OR + ktfa - tand = tpg_block og tfa kan være 2 gate delay, boka bruker 3. P3:0 AND_OR0 Cin (N/k - 1)tAND_OR AND_OR6 C31 (overflow) S ktfa
15 Prefiks adder? Ripple carry skalerer med N CLA skalerer med N/k + k.. Kan vi oppnå logn ved å regne ut generate på en annen måte? 16
16 Prefix Adder Computes carry in (C i-1 ) for each column, then computes sum: S i = (A i B i ) C i Computes G and P for 1-, 2-, 4-, 8-bit blocks, etc. until all G i (carry in) known log 2 N stages Chapter 5 <17>
17 Prefix Adder Carry in either generated in a column or propagated from a previous column. Column -1 holds C in, so G -1 = C in, P -1 = 0 Carry in to column i = carry out of column i-1: C i-1 = G i-1:-1 G i-1:-1 : generate signal spanning columns i-1 to -1 Sum equation: S i = (A i B i ) G i-1:-1 Goal: Quickly compute G 0:-1, G 1:-1, G 2:-1, G 3:-1, G 4:-1, G 5:-1, (called prefixes) Chapter 5 <18>
18 Prefix Adder Generate and propagate signals for a block spanning bits i:j G i:j = G i:k + P i:k G k-1:j P i:j = P i:k P k-1:j In words: Generate: block i:j will generate a carry if: upper part (i:k) generates a carry or upper part (i:k) propagates a carry generated in lower part (k-1:j) Propagate: block i:j will propagate a carry if both the upper and lower parts propagate the carry Chapter 5 <19>
19 16-Bit Prefix Adder Schematic Antall steg = Log 2 ant. bit :13 12:11 14:11 13:11 10:9 10:7 9:7 8:7 6:5 6:3 5:3 4:3 2:1 2:-1 1:-1 0:-1 DVS Propagation Delay = t (and el or) + t and + t or Log 2 (ant. bit) + 2t xor 14:7 13:7 12:7 11:7 6:-1 5:-1 4:-1 3:-1 Hvis t port = t and = t or = t xor 15 14:-1 13:-1 12:-1 11: :-1 9:-1 8:-1 7: Får vi propagation delay = 3t port + 2t port Log 2 ant. bit = Legend i i:j i t port (3 + 2Log 2 ant. bit ) B i A i P i:k P k-1:j G i:k G k-1:j B i G i-1:-1 A i Her: ant.bit = 16 => delay = t port = 11t port P i:i G i:i P i:j G i:j S i Portkombinasjoner kan i noen tilfeller kombineres på transistornivå, slik at en «seriekobling» av to porter ikke nødvendigvis gir dobbelt delay. (ref 3input XOR = t XOR på neste slide) Chapter 5 <20>
20 Prefix Adder Delay t PA = t pg + log 2 N(t pg_prefix ) + t XOR t pg : delay to produce P i, G i (AND or OR gate) t pg_prefix : delay of black prefix cell (AND-OR gate) Chapter 5 <21>
21 Adder Delay Comparisons Compare delay of: 32-bit ripple-carry, CLA, and prefix adders CLA has 4-bit blocks k = 4 2-input gate delay, t pg = 100 ps full adder delay, t FA = 300 ps t ripple = Nt FA = 32(300 ps) = 9.6 ns t CLA t PA = t pg + t pg_block + (N/k 1)t AND_OR + kt FA = [ (7) (300)] ps = 3.3 ns = t pg + log 2 N(t pg_prefix ) + t XOR = [100 + log 2 32(200) + 100] ps = 1.2 ns Chapter 5 <22>
22 Subtracter Symbol A B N N - Y N Implementation A N + Y N B Hvordan lager vi N to-kompliments tall..? N Chapter 5 <23>
23 Subtracter, A-B Symbol A B N N - Y N Implementation A B N N N + Y N Chapter 5 <24>
24 Comparator: Equality Symbol Implementation A 3 B 3 A 4 = B 4 A 2 B 2 A 1 Equal Equal B 1 A 0 B 0 Chapter 5 <25>
25 Comparator: Less Than A N B N Eks: 5-3, og 3-5 som 4 bit to-komplement 5 = "0101", -5 = "1010" + 1 = "1011" 3 = "0011", -3 = "1100" + 1 = "1101" - N A-B 5-3: A-B 3-5: [N-1] A < B =10010 A<B = 0, false =01110 A<B = 1, true Chapter 5 <26> 5-<26>
26 ALU: Arithmetic Logic Unit ALU should perform: Addition Subtraction AND OR Chapter 5 <27>
27 ALU: Arithmetic Logic Unit ALUControl 1:0 Function 00 Add 01 Subtract 10 AND 11 OR Example: Perform A + B ALUControl = 00 Result = A + B Chapter 5 <28>
28 ALU: Arithmetic Logic Unit ALUControl 1:0 Function 00 Add 01 Subtract 10 AND 11 OR Example: Perform A OR B ALUControl 1:0 = 11 Mux selects output of OR gate as Result, so Result = A OR B Chapter 5 <29>
29 ALU: Arithmetic Logic Unit ALUControl 1:0 Function 00 Add 01 Subtract 10 AND 11 OR Example: Perform A + B ALUControl 1:0 = 00 ALUControl 0 = 0, so: Cin to adder = 0 2 nd input to adder is B Mux selects Sum as Result, so Result = A + B Chapter 5 <30>
30 ALU with Status Flags Flag Description N Z C V Result is Negative Result is Zero Adder produces Carry out Adder overflowed Chapter 5 <31>
31 ALU with Status Flags Chapter 5 <32>
32 ALU with Status Flags: Negative N = 1 if: Result is negative So, N is connected to most significant bit of Result Chapter 5 <33>
33 ALU with Status Flags: Zero Z = 1 if: all of the bits of Result are 0 Chapter 5 <34>
34 ALU with Status Flags: Carry C = 1 if: C out of Adder is 1 AND ALU is adding or subtracting (ALUControl is 00 or 01) Chapter 5 <35>
35 ALU with Status Flags: overflow V = 1 if: The addition of 2 samesigned numbers produces a result with the opposite sign Chapter 5 <36>
36 ALU with Status Flags: overflow V = 1 if: ALU is performing addition or subtraction (ALUControl 1 = 0) Chapter 5 <37>
37 ALU with Status Flags: overflow V = 1 if: ALU is performing addition or subtraction (ALUControl 1 = 0) AND A and Sum have opposite signs Chapter 5 <38>
38 ALU with Status Flags: overflow V = 1 if: ALU is performing addition or subtraction (ALUControl 1 = 0) AND A and Sum have opposite signs AND A and B have same signs upon addition OR A and B have different signs upon subtraction Chapter 5 <39>
39 ALU with Status Flags: overflow V = 1 if: ALU is performing addition or subtraction (ALUControl 1 = 0) AND A and Sum have opposite signs AND A and B have same signs upon addition (ALUControl 0 = 0) OR A and B have different signs upon subtraction (ALUControl 0 = 1) Chapter 5 <40>
40 ALU with Status Flags Chapter 5 <41>
41 Shifters, definition Logical shifter: shifts value to left or right and fills empty spaces with 0 s Ex: >> 2 = Ex: << 2 = Arithmetic shifter: same as logical shifter, but on right shift, fills empty spaces with the old most significant bit (msb) (signed 2 n, /2 n ) Ex: >>> 2 = Ex: <<< 2 = VHDL ("11001" srl 2) ("11001" sll 2) ("11001" sra 2) ("11001" sla 2) Rotator: rotates bits in a circle, such that bits shifted off one end are shifted into the other end Ex: ROR 2 = Ex: ROL 2 = ("11001" ror 2) ("11001" rol 2) Copyright 2007 Chapter 5 <42> 5-<42>
42 Shifter Design A 3 A 2 A 1 A 0 shamt 1: S 1: Y 3 shamt 1:0 A 3:0 >> Y 3: S 1:0 Y S 1:0 10 Y S 1:0 10 Y 0 Shamt = Shift amount, ARM lingo 11 Chapter 5 <43>
43 Shifters as Multipliers, Dividers A << N = A 2 N Example: << 2 = (1 2 2 = 4) Example: << 2 = ( = -12) A >>> N = A 2 N Example: >>> 2 = (8 2 2 = 2) Example: >>> 2 = ( = -4) Chapter 5 <44>
44 Multipliers Partial products formed by multiplying a single digit of the multiplier with multiplicand Shifted partial products summed to form result Decimal Binary 230 x multiplicand multiplier partial products result 0101 x x 42 = x 7 = 35 Chapter 5 <45>
45 4 x 4 Multiplier A B 4 x 4 P B 0 B 1 8 A 3 A 2 A 1 A 0 0 A 3 A 2 A 1 A 0 0 x B 3 B 2 B 1 B 0 B 2 A 3 B 0 A 2 B 0 A 1 B 0 A 0 B 0 A 3 B 1 A 2 B 1 A 1 B 1 A 0 B 1 0 A 3 B 2 A 2 B 2 A 1 B 2 A 0 B 2 B 3 + A 3 B 3 A 2 B 3 A 1 B 3 A 0 B 3 P 7 P 6 P 5 P 4 P 3 P 2 P 1 P 0 0 P 7 P 6 P 5 P 4 P 3 P 2 P 1 P 0 Chapter 5 <46>
46 Counters Symbol Implementation Increments on each clock edge Used to cycle through numbers. For example, 000, 001, 010, 011, 100, 101, 110, 111, 000, 001 Example uses: Digital clock displays Program counter: keeps track of current instruction executing CLK Q Reset N 1 N N + N CLK r Reset generic (N : positive := 8); --- count : out std_logic_vector (N-1 downto 0); --- COUNTER : process(reset, clk) begin if (reset = 1 ) then count <= (others => 0 ); elsif rising_edge(clk) then count <= std_logic_vector( unsigned(count) + 1 ); end if; end process COUNTER; N Q Chapter 5 <47>
47 Shift Registers (not shifters) Shift a new bit in on each clock edge Shift a bit out on each clock edge Serial-to-parallel converter: converts serial input (S in ) to parallel output (Q 0:N-1 ) Symbol: Implementation: CLK Q N S in S out S in S out Q 0 Q 1 Q 2 Q N-1 Chapter 5 <48>
48 Shift Register with Parallel Load When Load = 1, acts as a normal N-bit register When Load = 0, acts as a shift register Now can act as a serial-to-parallel converter (S in to Q 0:N-1 ) or a parallel-to-serial converter (D 0:N-1 to S out ) Load Clk S in D 0 D 1 D 2 D N S out Q 0 Q 1 Q 2 Q N-1 Chapter 5 <49>
49 Memory Arrays Efficiently store large amounts of data 3 common types: Dynamic random access memory (DRAM) Static random access memory (SRAM) Read only memory (ROM) M-bit data value read/ written at each unique N-bit address Address N Array M Data Chapter 5 <50>
50 Memory Arrays 2-dimensional array of bit cells Each bit cell stores one bit N address bits and M data bits: Address N Array 2 N rows and M columns Depth: number of rows (number of words = 2 N ) M Width: number of columns (size of word) Data Address Data Array size: depth width = 2 N M Address 2 Array depth Data width Chapter 5 <51>
51 Memory Array Example bit array Number of words: 4 Word size: 3-bits For example, the 3-bit word at address 10 is 100 Address Data Address 2 Array depth Data width Chapter 5 <52>
52 Memory Array Bit Cells wordline bit bitline wordline = 1 bit = 0 bitline = 0 wordline = 0 bit = 0 bitline = Z wordline = 1 bit = 1 bitline = 1 wordline = 0 bit = 1 bitline = Z (a) (b) Chapter 5 <53>
53 Memory Array Wordline: like an enable single row in memory array read/written corresponds to unique address only one wordline HIGH at once Dekoder gir kun én linje høy av gangen! 2:4 Decoder bitline 2 bitline 1 bitline 0 11 wordline 3 Address 2 10 wordline 2 bit = 0 bit = 1 bit = 0 01 wordline 1 bit = 1 bit = 0 bit = 0 00 wordline 0 bit = 1 bit = 0 bit = 1 bit = 1 bit = 0 bit = 1 Data 2 Data 1 Data 0 Chapter 5 <54>
54 Multi-ported Memories Port: address/data pair 3-ported memory 2 read ports (A1/RD1, A2/RD2) 1 write port (A3/WD3, WE3 enables writing) Register file: small multi-ported memory CLK WE3 A1 RD1 N M A2 RD2 N M Multiported betyr at man kan lese og eller skrive til flere adresser samtidig. N M A3 WD3 Array Chapter 5 <55>
55 Types of Memory Random access memory (RAM): volatile Read only memory (ROM): nonvolatile Chapter 5 <56>
56 RAM: Random Access Memory Volatile: loses its data when power off Read and written quickly Main memory in your computer is RAM (DRAM) Historically called random access memory because any data word accessed as easily as any other (in contrast to sequential access memories such as a tape recorder) Chapter 5 <57>
57 Types of RAM DRAM (Dynamic random access memory) SRAM (Static random access memory) Differ in how they store data: DRAM uses a capacitor SRAM uses cross-coupled inverters Chapter 5 <58>
58 Robert Dennard, Invented DRAM in 1966 at IBM Others were skeptical that the idea would work By the mid-1970 s DRAM in virtually all computers Kilde bilde: Fred Holland, Wikipedia Lisens: Creative Commons Attribution-Share Alike 3.0 Unported Chapter 5 <59>
59 DRAM Data bits on capacitor Dynamic because the value needs to be refreshed (rewritten) periodically and after read: Charge leakage from the capacitor degrades the value Reading destroys the value bitline bitline wordline bit wordline bit Chapter 5 <60>
60 DRAM wordline bitline wordline bitline bit = bit = 0 Chapter 5 <61>
61 SRAM wordline wordline bitline bit bitline bitline SRAM vs DRAM: Raskere Tar større fysisk plass Bruker lite strøm til å vedlikeholde verdier Chapter 5 <62>
62 ROM: Read Only Memory Nonvolatile: retains data when power off ROM bit cell: Read quickly, but writing is impossible or slow Flash memory in cameras, thumb drives, and digital cameras are all ROMs Historically called read only memory because ROMs were written at manufacturing time or by burning fuses. Once ROM was configured, it could not be written again. This is no longer the case for Flash memory and other types of ROMs. Bitline is being pulled high weakly (VHDL: H ), and forced low by intact fuse Chapter 5 <63>
63 Fujio Masuoka, Developed memories and high speed circuits at Toshiba, Invented Flash memory as an unauthorized project pursued during nights and weekends in the late 1970 s The process of erasing the memory reminded him of the flash of a camera Toshiba slow to commercialize the idea; Intel was first to market in 1988 Flash has grown into a $25 billion per year market Chapter 5 <64>
64 Flash prinsippskisse (digresjon, ikke pensum) MOSFET type transistor Source line er jordet ( 0 ). Bitline har pullup og er i utgangspunktet 1 (vises ikke) FloatGate (FG) er i utgangspunktet flytende (isolert), kan holde ladning nærmest ubegrenset lenge Svak positiv spenning på wordline gjør transistoren ledende hvis det ikke er lagret elektroner i FG Ie vi får 0 ved ledning, 1 ellers. Elektroner kan lagres på FG ved å kjøre både bitline og wordline (tilstrekkelig) lav (tunnelering) Elektroner kan fjernes på FG ved å benytte tilstrekkelig høy spenning (tunnelering) på Word Line («Flasher» hele ordet til «0»)
65 ROM: Dot Notation 2:4 Decoder 11 wordline bitline Address 2 10 bit cell containing 0 01 bitline 00 Data 2 Data 1 Data 0 wordline bit cell containing 1 Chapter 5 <66>
66 ROM Storage Address 2 2:4 Decoder Address Data depth Data 2 Data 1 Data 0 width Chapter 5 <67>
67 Memory Arrays Review 2:4 Decoder bitline 2 bitline 1 bitline 0 Address wordline 3 wordline 2 wordline 1 wordline 0 bit = 0 bit = 1 bit = 1 bit = 0 bit = 1 bit = 0 bit = 1 bit = 1 bit = 0 bit = 0 bit = 0 bit = 1 ROM bit cell: wordline DRAM bit cell: bitline Data 2 Data 1 Data 0 SRAM bit cell: bitline bitline wordline Chapter 5 <68>
68 ROM Logic Address 2:4 Decoder 11 2 Data 2 = A 1 A Data 1 = A 1 + A 0 Data 0 = A 1 A 0 Data 2 Data 1 Data 0 Chapter 5 <69>
69 Logic with Any Memory Array 2:4 Decoder bitline 2 bitline 1 bitline 0 Data 2 = A 1 A 0 Data 1 = A 1 + A 0 Data 0 = A 1 A 0 Address wordline 3 wordline 2 wordline 1 wordline 0 bit = 0 bit = 1 bit = 1 bit = 0 bit = 1 bit = 0 bit = 1 bit = 1 bit = 0 bit = 0 bit = 0 bit = 1 Data 2 Data 1 Data 0 Chapter 5 <70>
70 Example: Logic with ROMs Implement the following logic functions using a bit ROM: X = AB Y = A + B Z = AB A, B 2 2:4 Decoder X Y Z Chapter 5 <71>
71 Logic with Memory Arrays Implement the following logic functions using a bit memory array: X = AB Y = A + B Z = A B A, B 2 2:4 Decoder wordline 3 wordline 2 wordline 1 wordline 0 bit = 1 bit = 0 bit = 0 bit = 0 bitline 2 bitline 1 bitline 0 bit = 1 bit = 1 bit = 1 bit = 0 bit = 0 bit = 1 bit = 0 bit = 0 X Y Z Chapter 5 <72>
72 Logic with Memory Arrays Called lookup tables (LUTs): look up output at each input combination (address) 4-word x 1-bit Array Truth Table A B Y A B 2:4 Decoder 00 A 1 01 A bit = 0 bit = 0 bit = 0 bit = 1 bitline Y Chapter 5 <73>
73 Logic Arrays Programmable Logic PLAs (Programmable logic arrays) AND array followed by OR array Combinational logic only Fixed internal connections FPGAs (Field programmable gate arrays) Array of Logic Elements (LEs) Combinational and sequential logic Programmable internal connections Chapter 5 <74>
74 PLAs X = ABC + ABC Y = AB Inputs M AND ARRAY Implicants N OR ARRAY A B C P Outputs OR ARRAY ABC ABC AB AND ARRAY X Y Chapter 5 <75>
75 PLAs: Dot Notation Inputs M AND ARRAY Implicants N OR ARRAY A B C P Outputs OR ARRAY ABC ABC AB AND ARRAY X Y Chapter 5 <76>
76 FPGA: Field Programmable Gate Array Composed of: LEs (Logic elements): perform logic IOEs (Input/output elements): interface with outside world Programmable interconnection: connect LEs and IOEs Some FPGAs include other building blocks such as multipliers and RAMs Chapter 5 <77>
77 General FPGA Layout Chapter 5 <78>
78 LE: Logic Element Composed of: LUTs (lookup tables): perform combinational logic Flip-flops: perform sequential logic Multiplexers: connect LUTs and flip-flops Chapter 5 <79>
79 Altera Cyclone IV LE Chapter 5 <80>
80 FPGA Design Flow Using a CAD tool (such as Altera s Quartus II) Enter the design using schematic entry or an HDL Simulate the design Synthesize design and map it onto FPGA Download the configuration onto the FPGA Test the design Chapter 5 <81>
81 Anbefalte oppgaver Oppgaver 5.1, 5.3, 5.4, 5.8, 5.9, 5.11, 5.13, 5.17, 5.18, 5.19, 5.20, 5.22, 5.25, 5.26, 5.48 Ekstra 5.5, 5.6, 5.7, 5.10, 5.12, 5.14, 5.21, 5.23, 5.24, 5.45,
INF3430/4431. Kretsteknologier Max. kap. 3
INF3430/4431 Kretsteknologier Max. kap. 3 Kretsteknologier (Max. kap. 3) Programmerbar logikk kretser (PLD): Simple Programmable Logic Device (SPLD) Complex Programmable Logic Devices (CPLD) Field Programmable
DetaljerSRAM basert FPGA INF H10 1
SRAM basert FPGA Prinsipp: SRAM-minne inne i FPGA lagrer kretsens konfigurasjon Fordeler Kan reprogrammeres uendelig mange ganger Plass til mye logikk Kan lett endre funksjonaliteten til systemet Trenger
DetaljerUnit Relational Algebra 1 1. Relational Algebra 1. Unit 3.3
Relational Algebra 1 Unit 3.3 Unit 3.3 - Relational Algebra 1 1 Relational Algebra Relational Algebra is : the formal description of how a relational database operates the mathematics which underpin SQL
DetaljerINF2270. Datamaskin Arkitektur
INF2270 Datamaskin Arkitektur Hovedpunkter Von Neumann Arkitektur ALU Minne SRAM DRAM RAM Terminologi RAM Signaler Register Register overføringsspråk Von Neumann Arkitektur John von Neumann publiserte
DetaljerNeural Network. Sensors Sorter
CSC 302 1.5 Neural Networks Simple Neural Nets for Pattern Recognition 1 Apple-Banana Sorter Neural Network Sensors Sorter Apples Bananas 2 Prototype Vectors Measurement vector p = [shape, texture, weight]
DetaljerINF2270. Datamaskin Arkitektur
INF2270 Datamaskin Arkitektur Hovedpunkter Von Neumann Arkitektur ALU Minne SRAM DRAM RAM Terminologi RAM Signaler Register Register overføringsspråk Von Neumann Arkitektur John von Neumann publiserte
DetaljerTilstandsmaskiner (FSM) Kapittel 5
Tilstandsmaskiner (FSM) Kapittel 5 1) Sette opp tilstandsdiagram Tradisjonell konstruksjonsmetode 2) Sette opp tilstandstabell ut fra tilstandsdiagrammet Nåværende tilstand (PS) og input Neste tilstand
DetaljerExercise 1: Phase Splitter DC Operation
Exercise 1: DC Operation When you have completed this exercise, you will be able to measure dc operating voltages and currents by using a typical transistor phase splitter circuit. You will verify your
DetaljerSlope-Intercept Formula
LESSON 7 Slope Intercept Formula LESSON 7 Slope-Intercept Formula Here are two new words that describe lines slope and intercept. The slope is given by m (a mountain has slope and starts with m), and intercept
DetaljerINF3430/4431. Introduksjon til VHDL Spartan starterkit Spartan-3 FPGA
INF3430/4431 Introduksjon til VHDL Spartan starterkit Spartan-3 FPGA Agenda Hva skal vi gjøre i INF3430/4431? VDHL simulering/syntese Place & Route til FPGA Prøve ut design i ekte hardware Hvorfor VHDL
DetaljerDatabases 1. Extended Relational Algebra
Databases 1 Extended Relational Algebra Relational Algebra What is an Algebra? Mathematical system consisting of: Operands --- variables or values from which new values can be constructed. Operators ---
DetaljerMID-TERM EXAM TDT4258 MICROCONTROLLER SYSTEM DESIGN. Wednesday 3 th Mars Time:
Side 1 av 8 Norwegian University of Science and Technology DEPARTMENT OF COMPUTER AND INFORMATION SCIENCE MID-TERM EXAM TDT4258 MICROCONTROLLER SYSTEM DESIGN Wednesday 3 th Mars 2010 Time: 1615-1745 Allowed
DetaljerSIE 4005, 8/10 (3. Forelesn.)
SIE 4005, 8/10 (3. Forelesn.) Andre forelesning: litt repetisjon 7.7 Arithmetic / Logic unit 7.8 The Shifter 7.9 Datapath representation 7.10 The control word 7.11 Pipelined datapath Tredje forelesning:
DetaljerDM6814/DM5814 User s Manual
(Real Time Devices) Table 1-1 Factory Settings Switch/ Jumper Function Controlled Factory Settings (Jumpers Installed) P4 Connects a P14 jumper selectable interrupt source to an interrupt
DetaljerOppgave 1a Definer følgende begreper: Nøkkel, supernøkkel og funksjonell avhengighet.
TDT445 Øving 4 Oppgave a Definer følgende begreper: Nøkkel, supernøkkel og funksjonell avhengighet. Nøkkel: Supernøkkel: Funksjonell avhengighet: Data i en database som kan unikt identifisere (et sett
DetaljerStart MATLAB. Start NUnet Applications Statistical and Computational packages MATLAB Release 13 MATLAB 6.5
Start MATLAB Start NUnet Applications Statistical and Computational packages MATLAB Release 13 MATLAB 6.5 Prompt >> will appear in the command window Today: MATLAB overview In-class HW: Chapter 1, Problems
DetaljerDynamic Programming Longest Common Subsequence. Class 27
Dynamic Programming Longest Common Subsequence Class 27 Protein a protein is a complex molecule composed of long single-strand chains of amino acid molecules there are 20 amino acids that make up proteins
DetaljerTMA4329 Intro til vitensk. beregn. V2017
Norges teknisk naturvitenskapelige universitet Institutt for Matematiske Fag TMA439 Intro til vitensk. beregn. V17 ving 4 [S]T. Sauer, Numerical Analysis, Second International Edition, Pearson, 14 Teorioppgaver
Detaljer5 E Lesson: Solving Monohybrid Punnett Squares with Coding
5 E Lesson: Solving Monohybrid Punnett Squares with Coding Genetics Fill in the Brown colour Blank Options Hair texture A field of biology that studies heredity, or the passing of traits from parents to
DetaljerHvordan føre reiseregninger i Unit4 Business World Forfatter:
Hvordan føre reiseregninger i Unit4 Business World Forfatter: dag.syversen@unit4.com Denne e-guiden beskriver hvordan du registrerer en reiseregning med ulike typer utlegg. 1. Introduksjon 2. Åpne vinduet
DetaljerKombinatorisk og synkron logikk. Kapittel 4
Kombinatorisk og synkron logikk Kapittel 4 Eksempel; FIFO First-In-First-Out Eksempelet i boka er en noe redusert fifo (mangler empty flag, full flag osv.), men har de viktigste elementene Denne FIFOen
DetaljerMoving Objects. We need to move our objects in 3D space.
Transformations Moving Objects We need to move our objects in 3D space. Moving Objects We need to move our objects in 3D space. An object/model (box, car, building, character,... ) is defined in one position
DetaljerINF3430. Kretsteknologier Programmeringsteknologier VHDL-Access datatyper
INF3430 Kretsteknologier Programmeringsteknologier VHDL-Access datatyper l l l Programmable Read Only Memory a b c Predefined link Programmable link a b c Predefined link Programmable link Address 0 Address
DetaljerKROPPEN LEDER STRØM. Sett en finger på hvert av kontaktpunktene på modellen. Da får du et lydsignal.
KROPPEN LEDER STRØM Sett en finger på hvert av kontaktpunktene på modellen. Da får du et lydsignal. Hva forteller dette signalet? Gå flere sammen. Ta hverandre i hendene, og la de to ytterste personene
DetaljerSIE 4005, 2/10 (2. Forelesn.)
SIE 4005, 2/10 (2. Forelesn.) Første forelesning: 7.1 Datapaths and operations 7.2 Register Transfer operations 7.3 Microoperations (atitm., logic, shift) 7.4 MUX-based transfer 7.5 Bus-based transfer
DetaljerIN2010: Algoritmer og Datastrukturer Series 2
Universitetet i Oslo Institutt for Informatikk S.M. Storleer, S. Kittilsen IN2010: Algoritmer og Datastrukturer Series 2 Tema: Grafteori 1 Publisert: 02. 09. 2019 Utvalgte løsningsforslag Oppgave 1 (Fra
DetaljerMaple Basics. K. Cooper
Basics K. Cooper 2012 History History 1982 Macsyma/MIT 1988 Mathematica/Wolfram 1988 /Waterloo Others later History Why? Prevent silly mistakes Time Complexity Plots Generate LATEX This is the 21st century;
DetaljerDu må håndtere disse hendelsene ved å implementere funksjonene init(), changeh(), changev() og escape(), som beskrevet nedenfor.
6-13 July 2013 Brisbane, Australia Norwegian 1.0 Brisbane har blitt tatt over av store, muterte wombater, og du må lede folket i sikkerhet. Veiene i Brisbane danner et stort rutenett. Det finnes R horisontale
DetaljerForelesning 9. Registre, tellere og minne
Forelesning 9 Registre, tellere og minne Registre Tri-state output Shift registre Tellere Binær rippelteller Synkronteller Hovedpunkter registre og tellere 2 Register N bits register - parallellkobling
DetaljerDagens temaer. Architecture INF ! Dagens temaer hentes fra kapittel 3 i Computer Organisation and
Dagens temaer! Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture! Enkoder/demultiplekser (avslutte fra forrige gang)! Kort repetisjon 2-komplements form! Binær addisjon/subtraksjon!
DetaljerMathematics 114Q Integration Practice Problems SOLUTIONS. = 1 8 (x2 +5x) 8 + C. [u = x 2 +5x] = 1 11 (3 x)11 + C. [u =3 x] = 2 (7x + 9)3/2
Mathematics 4Q Name: SOLUTIONS. (x + 5)(x +5x) 7 8 (x +5x) 8 + C [u x +5x]. (3 x) (3 x) + C [u 3 x] 3. 7x +9 (7x + 9)3/ [u 7x + 9] 4. x 3 ( + x 4 ) /3 3 8 ( + x4 ) /3 + C [u + x 4 ] 5. e 5x+ 5 e5x+ + C
DetaljerTDT4160 Datamaskiner Grunnkurs 2008. Gunnar Tufte
1 TDT4160 Datamaskiner Grunnkurs 2008 Gunnar Tufte 2 I dag Kva er inni 8051, P4 og UltraSparc Digital logic level (start kapitel 3) VIKTIG MELDING Alle som har brukt NTNU-passord for AoC pålogging må skifte
DetaljerUNIVERSITETET I OSLO
Eksamen i: UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet INF1400 Digital teknologi Eksamensdag: 29. november 2011 Tid for eksamen: Vedlegg: Tillatte hjelpemidler: Oppgavesettet er på
DetaljerHONSEL process monitoring
6 DMSD has stood for process monitoring in fastening technology for more than 25 years. HONSEL re- rivet processing back in 990. DMSD 2G has been continuously improved and optimised since this time. All
DetaljerEmneevaluering GEOV272 V17
Emneevaluering GEOV272 V17 Studentenes evaluering av kurset Svarprosent: 36 % (5 av 14 studenter) Hvilket semester er du på? Hva er ditt kjønn? Er du...? Er du...? - Annet PhD Candidate Samsvaret mellom
DetaljerIN 211 Programmeringsspråk. Dokumentasjon. Hvorfor skrive dokumentasjon? For hvem? «Lesbar programmering» Ark 1 av 11
Dokumentasjon Hvorfor skrive dokumentasjon? For hvem? «Lesbar programmering» Ark 1 av 11 Forelesning 8.11.1999 Dokumentasjon Med hvert skikkelig program bør det komme følgende dokumentasjon: innføring
DetaljerAvtaleGiro beskrivelse av feilmeldinger for oppdrag og transaksjoner kvitteringsliste L00202 levert i CSV fil
AvtaleGiro beskrivelse av feilmeldinger for oppdrag og transaksjoner kvitteringsliste L00202 levert i CSV fil Kvitteringsliste L00202 for avviste oppdrag, transaksjoner og informasjonsmeldinger CSV Format:
DetaljerSAS FANS NYTT & NYTTIG FRA VERKTØYKASSA TIL SAS 4. MARS 2014, MIKKEL SØRHEIM
SAS FANS NYTT & NYTTIG FRA VERKTØYKASSA TIL SAS 4. MARS 2014, MIKKEL SØRHEIM 2 TEMA 1 MULTIPROSESSERING MED DATASTEGET Multiprosessering har lenge vært et tema i SAS Stadig ny funksjonalitet er med på
DetaljerTrigonometric Substitution
Trigonometric Substitution Alvin Lin Calculus II: August 06 - December 06 Trigonometric Substitution sin 4 (x) cos (x) dx When you have a product of sin and cos of different powers, you have three different
DetaljerHan Ola of Han Per: A Norwegian-American Comic Strip/En Norsk-amerikansk tegneserie (Skrifter. Serie B, LXIX)
Han Ola of Han Per: A Norwegian-American Comic Strip/En Norsk-amerikansk tegneserie (Skrifter. Serie B, LXIX) Peter J. Rosendahl Click here if your download doesn"t start automatically Han Ola of Han Per:
DetaljerINF2820 Datalingvistikk V2011. Jan Tore Lønning & Stephan Oepen
INF2820 Datalingvistikk V2011 Jan Tore Lønning & Stephan Oepen TABELLPARSING 1. mars 2011 2 I dag Oppsummering fra sist: Recursive-descent og Shift-reduce parser Svakheter med disse Tabellparsing: Dynamisk
DetaljerDagens temaer. temaer hentes fra kapittel 3 i Computer Organisation. av sekvensielle kretser. and Architecture. Tilstandsdiagram.
Dagens temaer 1 Dagens Sekvensiell temaer hentes fra kapittel 3 i Computer Organisation and Architecture logikk Flip-flop er Design av sekvensielle kretser Tilstandsdiagram Tellere og registre Sekvensiell
DetaljerINF3430/4431. VHDL byggeblokker og testbenker forts.
INF3430/4431 VHDL byggeblokker og testbenker forts. Innhold Kombinatoriske kretser forts. Concurrent(dataflow) beskrivelser Beskrivelser ved bruk av process Testbenker for kombinatoriske kretser Stimuli
Detaljer3/1/2011. I dag. Recursive descent parser. Problem for RD-parser: Top Down Space. Jan Tore Lønning & Stephan Oepen
INF2820 Datalingvistikk V2011 TABELLPARSING Jan Tore Lønning & Stephan Oepen 1. mars 2011 2 I dag Oppsummering fra sist: Recursive-descent og Shift-reduce parser Svakheter med disse Tabellparsing: Dynamisk
DetaljerHvor mye praktisk kunnskap har du tilegnet deg på dette emnet? (1 = ingen, 5 = mye)
INF247 Er du? Er du? - Annet Ph.D. Student Hvor mye teoretisk kunnskap har du tilegnet deg på dette emnet? (1 = ingen, 5 = mye) Hvor mye praktisk kunnskap har du tilegnet deg på dette emnet? (1 = ingen,
DetaljerDataveier og optimalisering. Kapittel 9
Dataveier og optimalisering Kapittel 9 Innhold Designkrav Arealbehov kontra hastighet Pipelining For å økte ytelsen til en krets Ressursdeling For å minke arealbehovet Overordnede designkrav: Designet
DetaljerOppgave 1 En 4-input Xilinx LUT med innhold 9009 (hex) realiserer en: A xor-xor-or B xor-xor-nand C xor-xor-nor D xor-xor-and E xor-xor-xor
Oppgave 1 En 4-input Xilinx LU med innhold 9009 (hex) realiserer en: Oppgave 2 PGA-teknologi A xor-xor-or B xor-xor-nand C xor-xor-nor D xor-xor-and E xor-xor-xor A orbindslinjer mellom LU er har vanligvis
DetaljerStart Here USB *CC * *CC * USB USB
1 USB Start Here USB 11 USB WARNING: To ensure that the software is installed correctly, do not connect the USB cable until step 11. 11 USB 2 a. b. Lower both the paper tray and the print cartridge door.
DetaljerStationary Phase Monte Carlo Methods
Stationary Phase Monte Carlo Methods Daniel Doro Ferrante G. S. Guralnik, J. D. Doll and D. Sabo HET Physics Dept, Brown University, USA. danieldf@het.brown.edu www.het.brown.edu Introduction: Motivations
DetaljerGir vi de resterende 2 oppgavene til én prosess vil alle sitte å vente på de to potensielt tidskrevende prosessene.
Figure over viser 5 arbeidsoppgaver som hver tar 0 miutter å utføre av e arbeider. (E oppgave ka ku utføres av é arbeider.) Hver pil i figure betyr at oppgave som blir pekt på ikke ka starte før oppgave
DetaljerTDT DESEMBER, 2012, 09:00 13:00. Norwegian University of Science and Technology Engineering The Department of Computer and Information Science
Norwegian University of Science and Technology Engineering The Department of Computer and Information Science TDT4160 DATAMASKINER GRUNNKURS EKSAMEN 17. DESEMBER, 2012, 09:00 13:00 Kontakt under eksamen:
DetaljerTeoretisk minnemodell Flyktig minne - SRAM -DRAM Ikke-flyktig minne -ROM -EPROM - EEPROM Flash
Hovedpunkter Kapittel 7 Minne Teoretisk minnemodell Flyktig minne - SRAM -DRAM Ikke-flyktig minne -ROM -EPROM - EEPROM Flash 2 Minne - generelt Minne teoretisk cellestruktur Generelt minne Hvert bit lagres
DetaljerCall function of two parameters
Call function of two parameters APPLYUSER USER x fµ 1 x 2 eµ x 1 x 2 distinct e 1 0 0 v 1 1 1 e 2 1 1 v 2 2 2 2 e x 1 v 1 x 2 v 2 v APPLY f e 1 e 2 0 v 2 0 µ Evaluating function application The math demands
DetaljerINF3430/4430. Kombinatoriske og sekvensielle byggeblokker implementert i VHDL :57
INF3430/4430 Kombinatoriske og sekvensielle byggeblokker implementert i VHDL 26.09.2005 20:57 Agenda Kombinatoriske kretser forts. Concurrent(dataflow) beskrivelser Beskrivelser ved bruk av process Testbenker
DetaljerPhysical origin of the Gouy phase shift by Simin Feng, Herbert G. Winful Opt. Lett. 26, (2001)
by Simin Feng, Herbert G. Winful Opt. Lett. 26, 485-487 (2001) http://smos.sogang.ac.r April 18, 2014 Introduction What is the Gouy phase shift? For Gaussian beam or TEM 00 mode, ( w 0 r 2 E(r, z) = E
DetaljerLøsningsforslag til slutteksamen i SESM3401 Styring av mekatroniske systemer
Høgskolen i Buskerud Løsningsforslag til slutteksamen i SESM3401 Styring av mekatroniske systemer Utarbeidet av Finn Haugen, emnets lærer. Eksamensdato: Mandag 11. desember 2006. Varighet: 4 timer. Vekt
DetaljerDen som gjør godt, er av Gud (Multilingual Edition)
Den som gjør godt, er av Gud (Multilingual Edition) Arne Jordly Click here if your download doesn"t start automatically Den som gjør godt, er av Gud (Multilingual Edition) Arne Jordly Den som gjør godt,
DetaljerSERVICE BULLETINE 2008-4
S e r v i c e b u l l e t i n e M a t e r i e l l Materiellsjef F/NLF kommuniserer påminnelse omkring forhold som ansees som vesentlige for å orientere om viktige materiellforhold. Målgruppen for Servicbulletinen
DetaljerProgrammerbar logikk. CPLD og FPGA. Fys3270(4270)
Programmerbar logikk CPLD og FPGA Agenda CPLD (Complex PLD) Arkitektur CPLD familier Timingmodeller Programmering FPGA (Field Programable Gate Array) Arkitekturer Eksempel på FPGA teknologier Antifuse
DetaljerINF3430. VHDL byggeblokker og testbenker forts.
INF343 VHDL byggeblokker og testbenker forts. Innhold Kombinatoriske kretser forts. Concurrent(dataflow) beskrivelser Beskrivelser ved bruk av process Testbenker for kombinatoriske kretser Stimuli Sammenligning
DetaljerP(ersonal) C(omputer) Gunnar Misund. Høgskolen i Østfold. Avdeling for Informasjonsteknologi
? Høgskolen i Østfold Avdeling for Informasjonsteknologi Mobile Applications Group (MAG), HiØ Har holdt på siden 2004 4-5 fagansatte (inkludert professor og stipendiat) Tverrfaglig: Brukergrensesnitt Sosiale
DetaljerVHDL En kjapp introduksjon VHDL. Oversikt. VHDL versus C(++)/Java
Oversikt VHDL En kjapp introduksjon Definisjoner Designparadigmer Generell VHDL-struktur Dataflow -beskrivelse Structural -beskrivelse Behaviour -beskrivelse Objekter /datatyper Operatorer Tips for syntese
DetaljerStore design. Kapittel 6
Store design Kapittel 6 Hierarki hvorfor bruke det Dele opp designet i håndterbare designenheter. Fokusere på mindre, håndterbare enheter vil føre til færre feil og raskere debugging av feil. Verifisere
DetaljerDigital logic level: Oppsummering
1 Digital logic level: Oppsummering 2 Nivå 0: Digtalekretsar Ai Bi Ci-1 Fundamentale komponentar AND, OR, NOT,NAND, NOR XOR porter D-vipper for lagring av ett bit Samansette komponentar Aritmetiske kretsar
DetaljerHvor mye teoretisk kunnskap har du tilegnet deg på dette emnet? (1 = ingen, 5 = mye)
Emneevaluering GEOV325 Vår 2016 Kommentarer til GEOV325 VÅR 2016 (emneansvarlig) Forelesingsrommet inneholdt ikke gode nok muligheter for å kunne skrive på tavle og samtidig ha mulighet for bruk av power
DetaljerEn mengde andre typer som DVD, CD, FPGA, Flash, (E)PROM etc. (Kommer. Hukommelse finnes i mange varianter avhengig av hva de skal brukes til:
2 Dagens temaer Dagens 4 Sekvensiell temaer hentes fra kapittel 3 i Computer Organisation and Architecture Design Flip-flop er av sekvensielle kretser Tellere Tilstandsdiagram og registre Sekvensiell Hvis
DetaljerEndelig ikke-røyker for Kvinner! (Norwegian Edition)
Endelig ikke-røyker for Kvinner! (Norwegian Edition) Allen Carr Click here if your download doesn"t start automatically Endelig ikke-røyker for Kvinner! (Norwegian Edition) Allen Carr Endelig ikke-røyker
DetaljerDagens temaer. Dagens temaer hentes fra kapittel 3 i læreboken. Oppbygging av flip-flop er og latcher. Kort om 2-komplements form
Dagens temaer Dagens temaer hentes fra kapittel 3 i læreboken Oppbygging av flip-flop er og latcher Kort om 2-komplements form Binær addisjon/subtraksjon Aritmetisk-logisk enhet (ALU) Demo av Digital Works
DetaljerTrådløsnett med. Wireless network. MacOSX 10.5 Leopard. with MacOSX 10.5 Leopard
Trådløsnett med MacOSX 10.5 Leopard Wireless network with MacOSX 10.5 Leopard April 2010 Slå på Airport ved å velge symbolet for trådløst nettverk øverst til høyre på skjermen. Hvis symbolet mangler må
DetaljerSitronelement. Materiell: Sitroner Galvaniserte spiker Blank kobbertråd. Press inn i sitronen en galvanisert spiker og en kobbertråd.
Materiell: Sitronelement Sitroner Galvaniserte spiker Blank kobbertråd Press inn i sitronen en galvanisert spiker og en kobbertråd. Nå har du laget et av elementene i et elektrisk batteri! Teori om elektriske
DetaljerThe regulation requires that everyone at NTNU shall have fire drills and fire prevention courses.
1 The law The regulation requires that everyone at NTNU shall have fire drills and fire prevention courses. 2. 3 Make your self familiar with: Evacuation routes Manual fire alarms Location of fire extinguishers
DetaljerINF 3430/4430. Viktige momenter i syntese og for valg av teknologi
INF 3430/4430 Viktige momenter i syntese og for valg av teknologi 17.10.2007 Agenda RTL syntese Constraints Pipelining Syntese for FPGA Behavorial syntese INF3430/4430 Side 2 RTL/ Behavorial syntese RTL
DetaljerDagens temaer. Dagens temaer er hentet fra P&P kapittel 3. Motivet for å bruke binær representasjon. Boolsk algebra: Definisjoner og regler
Dagens temaer Dagens temaer er hentet fra P&P kapittel 3 Motivet for å bruke binær representasjon Boolsk algebra: Definisjoner og regler Kombinatorisk logikk Eksempler på byggeblokker 05.09.2003 INF 103
DetaljerLevel-Rebuilt B-Trees
Gerth Stølting Brodal BRICS University of Aarhus Pankaj K. Agarwal Lars Arge Jeffrey S. Vitter Center for Geometric Computing Duke University August 1998 1 B-Trees Bayer, McCreight 1972 Level 2 Level 1
DetaljerUNIVERSITETET I OSLO
UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i INF 3230 Formell modellering og analyse av kommuniserende systemer Eksamensdag: 4. juni 2010 Tid for eksamen: 9.00 12.00 Oppgavesettet
DetaljerTema for denne forelesningen: tilpassing til pipeline. forwarding. eliminere NOP. faktisk MIPS. in 147, våren 1999 pipelining 1 9
Tema for denne forelesningen: tilpassing til pipeline forwarding eliminere NOP faktisk IPS in 147, våren 1999 pipelining 1 9 Schedulering av instruksjoner #include int kombiner( int antall, int*
DetaljerSynkron logikk. Sekvensiell logikk; to typer:
Sekvensiell logikk De fleste digitale systemer har også minneelementer (f.eks flipflopper) i tillegg til kombinatorisk logikk, og kalles da sekvensiell logikk Output i en sekvensiell krets er avhengig
DetaljerINF1400 Kap4rest Kombinatorisk Logikk
INF4 Kap4rest Kombinatorisk Logikk Hovedpunkter Komparator Dekoder/enkoder MUX/DEMUX Kombinert adder/subtraktor ALU FIFO Stack En minimal RISC - CPU Komparator Komparator sammenligner to tall A og B 3
DetaljerIndependent Inspection
Independent Inspection Odd Ivar Johnsen Vidar Nystad Independent Inspection Mål: Felles forståelse og utøvelse av "Independent Inspection" i forbindelse med "Critical Maintenance Task". Independent Inspection
DetaljerINF3430/4431. VHDL byggeblokker og testbenker forts.
INF343/4431 VHDL byggeblokker og testbenker forts. Innhold IEEE 1164 std_logic Configurations Kombinatoriske kretser forts. Concurrent(dataflow) beskrivelser Beskrivelser ved bruk av process Testbenker
DetaljerEndringer i neste revisjon av EHF / Changes in the next revision of EHF 1. October 2015
Endringer i neste revisjon av / Changes in the next revision of 1. October 2015 INFORMASJON PÅ NORSK 2 INTRODUKSJON 2 ENDRINGER FOR KATALOG 1.0.3 OG PAKKSEDDEL 1.0.2 3 ENDRINGER FOR ORDRE 1.0.3 4 ENDRINGER
DetaljerChristmas in the round A Holiday Prism for Band. Preview Only
Concert BAND 1 Conductor 3 1st C Flute 3 2nd C Flute 2 Oboe 3 1st Bb Clarinet 3 2nd Bb Clarinet 3 3rd Bb Clarinet 1 Eb Alto Clarinet 2 Bb Bass Clarinet 2 Bassoon 1 1st Eb Alto Saxophone 1 2nd Eb Alto Saxophone
DetaljerKapittel 7, Minne RAM DIMM, SIMM ROM, PROM, EPROM, EEPROM FLASH DIM SUM. Cache Virtuelt minne
Kapittel 7, Minne RAM DIMM, SIMM ROM, PROM, EPROM, EEPROM FLASH DIM SUM Cache Virtuelt minne 26.04.2013 Data Cache Les adresse 99 Adresse 99 Prosessor med registre Cache Cache L2 Data Data Les side Adresse
DetaljerLittle Mountain Housing
Little Mountain Housing Feedback from January 2012 Open Houses Presentation to Little Mountain Community Advisory Group Overview Open house attendance 409 signed in 600+ total Comment forms submitted 326
DetaljerLevel Set methods. Sandra Allaart-Bruin. Level Set methods p.1/24
Level Set methods Sandra Allaart-Bruin sbruin@win.tue.nl Level Set methods p.1/24 Overview Introduction Level Set methods p.2/24 Overview Introduction Boundary Value Formulation Level Set methods p.2/24
DetaljerVedlegg 2 Dokumentasjon fra TVM leverandør
(Step 7) Payment selection or date modification state This screen is displayed after validation of a date in the calendar screen. The customer can: - Modify again the date by pressing the Validity begin:
DetaljerDesign med ASIC og FPGA (Max kap.7 og 18)
Design med ASIC og FPGA (Max kap.7 og 18) Innhold: Begrensninger/muligheter å ta hensyn til ved FPGA design som en normalt slipper å tenke på med ASIC design. Migrering mellom FPGA og ASIC INF3430 - H12
DetaljerDagens temaer. Architecture INF ! Dagens temaer hentes fra kapittel 3 i Computer Organisation and. ! Kort repetisjon fra forrige gang
Dagens temaer! Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture! Kort repetisjon fra forrige gang! Kombinatorisk logikk! Analyse av kretser! Eksempler på byggeblokker! Forenkling
DetaljerSmartPass Mini User Manual BBNORGE.NO
SmartPass Mini User Manual BBNORGE.NO Intro Welcome to the usermanual for your SmartPass Mini system. The first time you start the SmartPass you have to request a License. This is to regiser your license
DetaljerTDT4160 17. AUGUST, 2013, 09:00 13:00. Norwegian University of Science and Technology Engineering The Department of Computer and Information Science
Norwegian University of Science and Technology Engineering The Department of Computer and Information Science TDT416 DATAMASKINER GRUNNKURS EKSAMEN 17. AUGUST, 213, 9: 13: Kontakt under eksamen: Gunnar
DetaljerBostøttesamling
Bostøttesamling 2016 Teresebjerke@husbankenno 04112016 2 09112016 https://wwwyoutubecom/watch?v=khjy5lwf3tg&feature=youtube 3 09112016 Hva skjer fremover? 4 09112016 «Gode selvbetjeningsløsninger» Kilde:
DetaljerINF3430/4431. VHDL byggeblokker og testbenker
INF3430/4431 VHDL byggeblokker og testbenker Entity/architecture Innhold Strukturelle design (nettliste) Generics Configurations Operatorer-Operator prioritet (precedence) Datatyper Bit / IEEE1164 std_ulogic
DetaljerINSTALLATION GUIDE FTR Cargo Rack Regular Ford Transit 130" Wheelbase ( Aluminum )
INSTALLATION GUIDE 1505-FTR Cargo Rack Regular Ford Transit 130" Wheelbase ( Aluminum ) QUICK START GUIDE Phase 1 - Assembly q 1.1 Setup... q 1.2 Cargo Rack Assembly... 3-4 5-6 Phase 2 - Installation q
DetaljerFIRST LEGO League. Härnösand 2012
FIRST LEGO League Härnösand 2012 Presentasjon av laget IES Dragons Vi kommer fra Härnosänd Snittalderen på våre deltakere er 11 år Laget består av 4 jenter og 4 gutter. Vi representerer IES i Sundsvall
DetaljerForelesning 5. Diverse komponenter/større system
Forelesning 5 Diverse komponenter/større system Hovedpunkter Komparator Dekoder/enkoder MUX/DEMUX Kombinert adder/subtraktor ALU En minimal RISC - CPU 2 Komparator Komparator sammenligner to 4 bits tall
DetaljerKretsteknologier (Max. kap. 3) Kretsteknologier. Kretsteknologier. Følgende gjelder for alle figurer hentet fra læreboka. Max. kap.
Kretsteknoogier (Max. kap. 3) Kretsteknoogier Max. kap. 3 Programmerbar ogikk kretser (PLD): Simpe Programmabe Logic Device (SPLD) Compex Programmabe Logic Devices (CPLD) Fied Programmabe Gate Array (FPGA)
DetaljerTUSEN TAKK! BUTIKKEN MIN! ...alt jeg ber om er.. Maren Finn dette og mer i. ... finn meg på nett! Grafiske lisenser.
TUSEN TAKK! Det at du velger å bruke mitt materiell for å spare tid og ha det kjekt sammen med elevene betyr mye for meg! Min lidenskap er å hjelpe flotte lærere i en travel hverdag, og å motivere elevene
DetaljerDagens tema. Dagens temaer hentes fra kapittel 3 i læreboken. Repetisjon, design av digitale kretser. Kort om 2-komplements form
Dagens tema Dagens temaer hentes fra kapittel 3 i læreboken Repetisjon, design av digitale kretser Kort om 2-komplements form Binær addisjon/subtraksjon Aritmetisk-logisk enhet (ALU) Demo av Digital Works
DetaljerTUSEN TAKK! BUTIKKEN MIN! ...alt jeg ber om er.. Maren Finn dette og mer i. ... finn meg på nett! Grafiske lisenser.
TUSEN TAKK! Det at du velger å bruke mitt materiell for å spare tid og ha det kjekt sammen med elevene betyr mye for meg! Min lidenskap er å hjelpe flotte lærere i en travel hverdag, og å motivere elevene
DetaljerDagens temaer. Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture. Sekvensiell logikk. Flip-flop er
Dagens temaer Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture Sekvensiell logikk Flip-flop er Design av sekvensielle kretser Tilstandsdiagram Tellere og registre INF2270 1/19
Detaljer