Store design. Kapittel 6

Transkript

1 Store design Kapittel 6

2 Hierarki hvorfor bruke det Dele opp designet i håndterbare designenheter. Fokusere på mindre, håndterbare enheter vil føre til færre feil og raskere debugging av feil. Verifisere hver enkelt komponent individuelt før integrasjon med resten av designet.

3 Eksempel på blokkskjema

4 Byggeklosser for å lage hierarki: Library library IEEE use IEEE.std_logic_1164.all; Packages use work.my_package.all; egendefinert pakke work er det directory hvor designfilene ligger/kompileres Component Entiteter som brukes i andre entiteter For å gjøre biblioteket synlig Må ha en komponentdeklarasjon for å gjøre komponenten synlig Må ha med komponenttilordning til topp-entiteten v.h.a. port map()

5 Komponent deklarert i en pakke En komponentdeklarasjon kan plasseres i en pakke som tas inn i designet Pakkedeklarasjonen skal ha egne library og use setninger Pakken vil vanligvis være i en separat tekstfil (f.eks my_package.vhd), og komponentene i egne filer (f.eks dflop.vhd) (kan også ha pakkedeklarasjonen i samme fil som entitet og arkitektur, slik som her) Komponent deklarasjon

6 Komponent deklarert i arkitekturen En komponent kan deklareres i arkitekturens deklarative område I filen dflop.vhd architecture architecture_name of model_name is component dflop port( d, clk : in std_logic q : out std_logic); end component; begin Deklarativt område... VHDL concurrent statements... end architecture_name ;

7 Hvordan bruke en komponent i en annen entitet (dflop og my_package må være compilert) Navn-forbindelse Komponentnavnet, dflop, mangler! Posisjon-forbindelse input output U3: navn port map (a, b, c, open, d); U1: dflop port map (d => async, clk => clock, q => temp); U1: dflop port map (async, clock, temp); Alle input til en komponent må kobles til! Hvis en output ikke trengs, kan det reserverte ordet open benyttes

8 Parametriserte komponenter (generics) Bredden på signaler kan spesifiseres med en parameter Fint når man f.eks trenger registere eller tellere med ulikt antall bit; trenger bare lage én komponent. Default verdi

9 Generisk register

10 Generisk teller

11 Bruk av parametriserte komponenter generic map brukes for å tilordne en verdi til en generisk komponent Hvis generic map ikke er spesifisert, brukes default verdien som er spesifisert i den generiske komponentdeklarasjonen. Navn på komponenten (navn på fila; reg.vhd) Spesifiserer registeret til å ha en bredde på 4 bit U1: rreg generic map (4) port map (myclk, vdd, reset, vss, data, mysig);

12 end regs_pkg; Eksempel på en pakke

13 Tegn blokkdiagram! Blokkdiagram

14 Tilstandsdiagram Sett opp tilstandsdiagram for tilstandsmaskiner!

15 Sammensetting ved større design Komponentene deklarert her Komponenttilordninger

16 Illustrasjon av hierarkisk design

17 Navnestandard Kan være lurt å standarisere på hvordan man skriver signalnavn osv. (spesielt viktig hvis man arbeider i et designteam) Eksempler reset_n / RESET_N (indikere negativ logikk med n) ireset / Ireset / i_reset (indikere interne signaler med i) read_data / ReadData

18 Tekst i starten av hver designfil Start hver designfil med litt informasjon. Eksempel: -- Author : Jan Kenneth Bekkeng -- Company : University of Oslo -- File name : DAQ_EfieldProbe.vhd -- Date : Version : 2 -- Project : ICI-1 -- Function : Data acquisition E-field probe

19 signal bit_cnt : std_logic_vector(2 downto 0);. Klokking av prosesser BITCOUNTER: process(sclk, reset_sync) begin if (reset_sync = '1') then bit_cnt <= (others => '0'); elsif falling_edge(sclk) then bit_cnt <= bit_cnt + 1; end if; end process; sclk WordStrobe WORDSYNC: bit_cnt process(sclk) begin if rising_edge(sclk) then if (bit_cnt = 7) then WordStrobe <= '1'; else WordStrobe <= '0'; end if; end if; end process; teller fra 0 til 7 Gir ut en puls som er høy i én klokkeperiode

20 Eksempler på noen flere komponenter

21 Skiftregister; parallell til seriell entity SR_par2ser is generic ( width : integer := 16); port ( clk : in std_logic; DataIn : in std_logic_vector(width-1 downto 0); load : in std_logic; shift_en : in std_logic; reset : in std_logic; DataOut : out std_logic); end SR_par2ser; architecture par2ser_arch of SR_par2ser is signal data_int : std_logic_vector(width-1 downto 0); begin SHIFT_REG: process (clk, reset) begin if reset = '1' then data_int <= (others => '0'); elsif rising_edge(clk) then if (load = '1') then data_int <= DataIn; elsif (shift_en = '1') then for i in width-2 downto 0 loop data_int(i+1) <= data_int(i); end loop; end if; end if; end process SHIFT_REG; DataOut <= data_int(width-1); end par2ser_arch;

22 Skiftregister, seriell til parallell entity SR_SerIn is generic ( width : integer := 16); port ( clk : in std_logic; DataIn : in std_logic; shift_en : in std_logic; DataOut : out std_logic_vector(width-1 downto 0) ); end SR_SerIn; architecture SerIn_arch of SR_SerIn is signal data_int : std_logic_vector(width-1 downto 0); begin SHIFT_REG: process (clk) begin if rising_edge(clk) then if (shift_en = '1') then data_int(0) <= DataIn; for i in width-2 downto 0 loop data_int(i+1) <= data_int(i); end loop; end if; end if; end process SHIFT_REG; DataOut <= data_int; end SR_SerIn_arch;

23 Three-to-eight Decoder library ieee; use ieee.std_logic_1164.all; entity decoder is port ( sel : in std_logic_vector(2 downto 0); res : out std_logic_vector(7 downto 0)); end decoder; architecture imp of decoder is Begin res <= " " when sel = "000" else " " when sel = "001" else " " when sel = "010" else " " when sel = "011" else " " when sel = "100" else " " when sel = "101" else " " when sel = "110" else " "; end imp;

24 Oppsummering av designsyklusen Del opp designet i mindre, håndterbare enheter (tellere, multipleksere, dekodere, registre, buffere, FSM osv.) Tegn blokkskjema for designet! Skriv VHDL-koden for én og én komponent Simuler og verifiser hver av komponentene for seg! Sett til slutt sammen alle komponentene til et stort design, og simuler Tegn tilstandsdiagram for de delene som skal realiseres ved å bruke tilstandsmaskiner!