INF3430/4431. VHDL byggeblokker og testbenker forts.

Størrelse: px

Begynne med side:

Download "INF3430/4431. VHDL byggeblokker og testbenker forts."

Erna Kristiansen
6 år siden
Visninger:

1 INF343/4431 VHDL byggeblokker og testbenker forts.

2 Innhold IEEE 1164 std_logic Configurations Kombinatoriske kretser forts. Concurrent(dataflow) beskrivelser Beskrivelser ved bruk av process Testbenker for kombinatoriske kretser Stimuli Sammenligning rtl/postsyntese model Sekvensielle byggeklosser D-flip-flop Shiftregistre Linear Feedback shiftregistre (LFSR) Testbenker for sekvensielle kretser Timing sjekker Set-up og holde-tids sjekk Asymmetrisk klokke Random pulse generator Side 2

3 Datatypen std_logic IEEE 1164 TYPE std_ulogic IS ( ); 'U', -- Uninitialized 'X', -- Forcing Unknown '', -- Forcing '1', -- Forcing 1 'Z', -- High Impedance 'W', -- Weak Unknown 'L', -- Weak 'H', -- Weak 1 '-' -- Don't care SUBTYPE std_logic IS resolved std_ulogic; Side 3

4 std_ulogic/std_logic std_ulogic u Unresolved Drivere kan ikke kobles sammen std_logic Resolved Verdier definert gjennom en såkalt resolution table Drivere kan kobles sammen og kan modellere: Wired logic Tri-state drivere og busser Pull up/pull down motstander CONSTANT resolution_table : stdlogic_table := ( U X 1 Z W L H ( 'U', 'U', 'U', 'U', 'U', 'U', 'U', 'U', 'U' ), -- U ( 'U', 'X', 'X', 'X', 'X', 'X', 'X', 'X', 'X' ), -- X ( 'U', 'X', '', 'X', '', '', '', '', 'X' ), -- ( 'U', 'X', 'X', '1', '1', '1', '1', '1', 'X' ), -- 1 ( 'U', 'X', '', '1', 'Z', 'W', 'L', 'H', 'X' ), -- Z ( 'U', 'X', '', '1', 'W', 'W', 'W', 'W', 'X' ), -- W ( 'U', 'X', '', '1', 'L', 'W', 'L', 'W', 'X' ), -- L ( 'U', 'X', '', '1', 'H', 'W', 'W', 'H', 'X' ), -- H ( 'U', 'X', 'X', 'X', 'X', 'X', 'X', 'X', 'X' ) -- - ); Side 4

5 Configurations Configurations er en mekanisme for å velge ut en gitt arkitektur til en entitet (component) Nyttig når vi skal simulere RTL, postsyntese og post place and route Benyttes til å binde sammen hierarki Uten bruk av configurations må man passe på hvilke arkitektur som er sist kompilert og dette kan bli komplisert etter hvert som designet vokser. Side 5

6 Configurations Antar at entity FIRST er i egen fil, first_ent.vhd At RTL, synthesis og timesim er egne filer med entydige arkitekturnavn Side 6

7 Timingsimulering Timingsimulering i VHDL benytter sdf-filer (sdf=standard delay format) vanlig i ASIC design med Verilog standardisert i VITAL standard, IEEE176.4 (VHDL Initiative Towards ASIC Libraries) Prosessen med å tilbakeføre timinginformasjon inn i VHDL-filen kalles sdf-backannotation I eksemplet over kan vi laste inn sdf-filen ved følgende kommandolinje: vsim work.cfg_first_timesim -sdfmax /UUT=./src/first_timesim.sdf -t 1ps test_first Side 7

8 Dekodere (sim/synth) Side 8

9 Dekodere (sim/synth) Side 9

10 Shift operatorer Shiftoperatorene er i utgangspunktet definert for typen bit_vector Dersom man skal definere de for andre typer må det lages såkalte overload - operatorer. Overload vil si at det eksisterer en operator med sammen navn, men som er skrevet for en annen datatype. sll srl ' ' sla sra rol ror Side 1

11 Shift operatorer Standard bibliotekene definerer ikke shiftoperatorer for std_logic_vector Standard syntesebiblioteket numeric_std IEEE176.3 definerer to datatyper som er subtyper av std_logic: Unsigned Signed For disse eksiterer det shiftoperatorer (overload) Pakkene std_logic_unsigned/signed i IEEE biblioteket Er ikke standard IEEE biblioteker, men er utviklet av Synopsys ca De er imidlertid med i alle syntese og simuleringsverktøy Inneholder en rekke overload operatorer, bl.a. shiftoperatorene. Unngå å benytte disse Side 11

12 N to 2 N Dekoder (sim/synth) Eksemplet nedenfor er et eksempel på en generisk N til 2 N dekoder Er samtidig et eksempel på den strenge typesjekkingen i VHDL typekonverteringsfunksjoner Side 12

13 Prioritetsenkoder (sim/synth) A3 A2 A1 A Y1 Y Valid Side 13

14 Prioritetsenkoder (forts) (sim/synth) Side 14

15 Prioritetsenkoder (forts) (sim/synth) Fornuftig med bruk av default -verdier i en process Gjør bare endring der det er nødvendig Side 15

16 Generisk prioritetsenkoder (sim/synth) RANGE attributtet ~ 2**n-1 downto Side 16

17 Prioritetsenkoder Testbench Eksemplet nedenfor lager stimuli til kombinatorisk funksjon uavhengig av antall bit Attributtet x high gir det høyeste bitnummeret til vektoren x og x low det laveste bitnummeret HIGH attributtet ~ høyeste bitnummer LOW attributtet ~ laveste bitnummer Side 17

18 Paritetstester (sim/synth) Like/odde paritet 1 dersom like/odde antall enere i ord Benyttes for å detektere feil i dataoverføringer 5% dekningsgrad Bruk av range attributet er et alternativ til (n-1 downto ). Side 18

til 1 for eksempel U->1. Synteseverktøy tolker ovenstående uttrykk korrekt. NB!

19 D-latch/D-flip-flop (sim/synth) Funksjonene rising_edge og falling_edge fra IEEE1164 gir sann (->1, 1->) flankedeteksjon If CLK event and CLK= 1 then reagerer på alle overganger til 1 for eksempel U->1. Synteseverktøy tolker ovenstående uttrykk korrekt. NB!! En ufullstendig if then else setning vil syntetiseres til en latch (implied memory) NB!! Side 19

20 D-flip-flop (sim/synth) Side 2

21 Set-up/holde tid Innganger må være stabile en viss tid før (set-up tid) og etter (holde-tid) klokkeflanken ellers risikerer man at utgangen går til en metastabil tilstand (verken null eller en). Utgangen vil returnere til eller 1 etter å ha vært i den metastabile tilstanden, men det er usikkert til hvilke. Dvs. systemet er ikke deterministisk lenger. t s t h t s t h t s t h Side 21

22 Timing og logikksjekk (sim) Stable attributtet kan benyttes for å sjekke set-up og holde-tider Returner TRUE dersom signal har vært stabilt >= tid angitt som inputparameter Plassering av assert i entitet betyr at sjekking blir foretatt for alle arkitekturer tilhørende denne entiteten Side 22

23 Shiftregister (sim/synth) Side 23

24 Linear feedback shiftregisters (LFSR) Lages ved å Xor re enkeltbit som kobles tilbake til MSB Tilsynelatende tilfeldig tellesekvens Har kallenavn Pseudo-random generator siden tellesekvensen ser tilfeldig ut. Kan vises at det ikke trengs mer enn tre Xor gates til å lage en random sekvens Enkelte kombinasjoner er bedre (tapper) Benyttes mye i testing av kommunikasjonslinjer og busser Benyttes i forbindelse med kryptering Set Clock n-1 Startverdi (seed) n-2 Pseudo random output 2 1 Taps Side 24

25 Klokkegenerator (sim) Asymmetrisk lav og høy tid (dutycycle) Side 25

26 Klokke med jitter (sim) Side 26

Like dokumenter

INF3430/4431. VHDL byggeblokker og testbenker forts.

INF3430/4431. VHDL byggeblokker og testbenker forts. INF3430/4431 VHDL byggeblokker og testbenker forts. Innhold Kombinatoriske kretser forts. Concurrent(dataflow) beskrivelser Beskrivelser ved bruk av process Testbenker for kombinatoriske kretser Stimuli