Dataveier og optimalisering. Kapittel 9

Transkript

1 Dataveier og optimalisering Kapittel 9

2 Innhold Designkrav Arealbehov kontra hastighet Pipelining For å økte ytelsen til en krets Ressursdeling For å minke arealbehovet

3 Overordnede designkrav: Designet må være ferdig i tide ( time-to-market ) Designet må være funksjonelt uten HW feil Designet må kunne operere ved en spesifisert minimumsfrekvens Designet må ikke koste mer enn bestemt Designet må passe inn i en spesifisert kretspakke (f.eks en Apex II fra Altera) Er time-to-market viktigst, brukes ikke tid til å optimalisere ut over minimumskravene Hvis ytelsen er viktigere enn prisen, brukes ikke tid på å optimalisere arealbehovet når ytelseskravene er nådd Mindre areal = mindre kostnad pr. krets (p.g.a. plass til flere kretser pr. Si-skive ved ASIC design eller at designet får plass i en mindre FPGA/CPLD)

4 Hastighet VS arealbehov Optimalisering for hastighet og optimalisering for arealbehov vil ofte motsette seg hverandre Hastighetsoptimalisering kan kreve mere ressurser enn en arealoptimalisert implementasjon Arealoptimalisert implementasjon kan ha dårligere ytelse enn en hastighetsoptimalisert implementasjon

5 Pipelining introduksjon Pipelining brukes for å øke throughput (mengden data prosessert i en gitt tidsperiode) Pipelining utføres ved at lange dataveier deles opp i mindre dataveier, slik at systemfrekvensen kan økes Dataveien deles opp ved å sette inn registre i dataveien

6 Klesvask-analogi for pipelining Tiden det tar fra vi plasserer én ladning skittentøy i vaskemaskinen, til den er tørket, brettet sammen og lagt inn i skapet er like lang med pipelining! Men: pipelining er raskere for mange ladninger skittentøy, fordi alt skjer i parallell slik at flere ladninger skittentøy blir ferdig pr. time!

7 Pipelining Uten pipelining: t pd = T => f max = /T Med 2 pipelining-registre (ideelt) t pd = T/3 => f max = 3*(/T) Tillater en systemfrekvens som er tre ganger høyere enn uten pipelining Med 2 pipelining-registre (reelt) Delay i pipelining-registerene gjør at systemfrekvensen kan økes litt mindre enn en faktor tre Deler opp dataveien i tre mindre dataveier v.h.a to pipelining-registre pd = propagation delay

8 Fordel Pipelining oppsummering Økt ytelse! Ulemper Økt gjennomstrømningstid (setup time og clock to output for pipelineregistrene) Krever mer logikkresurser; større areal (p.g.a pipelineregistrene) Latency (output fra den pipelinede kretsen tilgjengelig n klokkepulser etter kretsen uten pipelining, der n er antall pipelineregistre. Dette kan kreve systemmodifikasjoner)

9 Bruk av pipelining i programmerbar logikk Pipelining brukes ofte for å øke ytelsen i FPGA-design FPGA er rike på registre, og dette gjør at de egner seg for pipelining Pipelining brukes ikke like ofte i CPLD er CPLD er kan utføre større operasjoner i en klokkesyklus en FPGA er, slik at det er mindre behov for å implementere pipelining i CPLDdesign

10 Eksempel: DRAM controller

11 DRAM controller med pipelining Legger inn pipeline-registre på kontrollsignaler og adresselinjer, s.a. vi kan beregne neste DRAM adresse samtidig som vi aksesserer DRAM en

12 Ressursdeling Brukes for å spare plass Dele ressurser som ikke brukes samtidig i tid! Kan gi for dårlig ytelse

13 Uten ressursdeling r <= (a + b) when source = else (c + d); Dette kan bli implementert med 2 addere, avhengig av synteseverktøyet. Hadde vi i stedet hatt multiplikasjon ville vi fått 2 multiplikatore, og multiplikasjon krever mye logikk!

14 Med ressursdeling r <= a when source = else c; s <= b when source = else d; f <= r + s; Lager to multipleksere og én adder source

15 Fulladder & Rippel Carry Adder En multibit-adder bygges v.h.a fulladder-komponenter ved å koble mentebit ut fra en fulladder til mentebit inn på neste fulladder carry bit = mentebit C ut S C in b A Sannhetveridtabell for fulladder:

16 Rippel Carry Adder Legger her sammen to 8 bits tall carry (mentebitet) rippler fra en fulladder til neste, og det gir stort delay (forsinkelse)på carry Jo flere bit i telleren desto større delay på carry

17 Pipelined Rippel Carry Adder For å øke throughput settes fire pipeline registre inn (dataveien brytes opp i to og to fulladdere i hvert steg) Den økte ytelsen går på bekostning av økt krav til logiske ressurser Latency innføres (se senere foil) Denne implementasjonen er effektiv når tall legges sammen kontinuerlig (pipelinen alltid er full)

18 Pipelined Rippel Carry Adder Pipeline registre

19 Timing simulering som illustrerer latency (77 + B8) hex = (2F) hex Latency på 4 klokkepulser + delay Mentebit

20 Største forsinkelse her. Legg inn pipeline-registere her hvis de trengs!

21 Carry Lookahead Adder Brukes for å redusere delay på mentebit (se rippel carry adder) Legger til logikk for å generere mentebitet samtidig for alle fulladderene

22 Pipelined Comparators Ytelsen til store komparatore kan forbedres ved å benytte pipelining