Simulering, syntese og verifikasjon (Max kap. 19)
|
|
- Maren Holmen
- 7 år siden
- Visninger:
Transkript
1 Simulering, syntese og verifikasjon (Max kap. 19) Innhold: Simuleringsmetoder Hendelsesbasert Cyclebasert Plassering av design i FPGA (syntese) Verifikasjon INF H11 1
2 Hendelsdrevet simulering 10ps 15ps 5ps 5ps t 1 t 2 t 3 t 4 in1 in2 w1 w2 out1 out2 15 ps 5 ps 5 ps INF H11 2
3 Ulik stige- og falltid (LH og HL) INF H11 3
4 Med min:typ:max delay LH = 6:8:10 ps HL = 7:9:11 ps in1 out1 BUF 16 ps in1 out1 (min) 6 ps 7 ps out1 (typ) 8 ps 9 ps out1 (max) 10 ps 11 ps INF H11 4
5 Inertial vs. Transport delay LH = 6:6:6 ps HL = 6:6:6 ps in1 out1 BUF 8 ps 4 ps in1 out1 Passes Rejected 6 ps 6 ps INF H11 5
6 Cycel based simulator Registers Combinatorial Registers Combinatorial Registers Logic Logic Data In C1 C2 etc. Clock Dropper tidsforsinkelser og regner kun ut boolske uttrykk. Kan brukes på utvalgte deler av en krets der andre deler simuleres med hendelsesdrevet simulering. Reduserer tiden for simulering betydelig. Lite brukt. INF H11 6
7 HDL-syntese til FPGA Architecturally-aware logic/hdl synthesis Place-and-Route (FPGA Vendor) RTL Unplaced-and-unrouted LUT/CLB netlist Placed-and-routed LUT/CLB netlist INF H11 7
8 Syntese med fysisk informasjon Architecturally-aware logic/hdl synthesis Place (FPGA Vendor) Physically-aware synthesis Place-and-Route (FPGA Vendor) RTL Unplaced-and-unrouted LUT/CLB netlist Placed LUT/CLB netlist Placed/optimized LUT/CLB netlist Placed-and-routed LUT/CLB netlist Benytter informasjon om faktiske tidsforsinkelser i FPGAen til å beregne tidsforsinkelser og finjustere logikk i kretsen. INF H11 8
9 Syntese med fysisk informasjon: Retiming INF H11 9
10 Syntese med fysisk informasjon: Kopiering Flytter vippe nærmere etterfølgende innganger slik at en oppnår positiv slakk. INF H11 10
11 Syntese med fysisk informasjon: Resyntese Det er mange måter å implementere et design på i en FPGA. Bruker resyntese for lokal optimalisering av kritiske signalveier ved restrukturering av logikk, eliminasjon av porter og forbindelser med mer.. til timing krav endelig oppfylles INF H11 11
12 Timing analyse Nødvendig for å endelig bestemme klokkefrekvens/tidsforsinkelsen til et design. Statisk timing analyse: Summerer forsinkelser til porter og forbindelseslinjer. Før Place-and-Route : Anslag gjøres på forsinkelse i forbindelseslinjer. Etter Place-and-Route : Ekstrahere verdier for fysiske forbindelser for mer presis beregning. Bruker vanligvis worst-case verdier. INF H11 12
13 Verifikasjon av et komplekst system Skrive testbenk med bitnivå beskrivelse av inngangsverdier og tilhørende utgangsverdier. Ikke mulig ved komplekse enheter som en prosessor. Benytte register-nivå (RTL) beskrivelse av alle eksterne enheter. Blir for tidkrevende å simulere. Løsning: Verifikasjons-IP (Intellectual Property) i form av en Bus Functional Model (BFM). INF H11 13
14 Bus Functional Model (BFM) BFMs of processors, I/O agents, arbiters, etc. Complex signals at the bit twiddling level High-level transaction request from testbench or verification environment DUT (RTL) High-level transaction result to testbench or verification environment These could be the same BFM INF H11 14
15 Formell verifikasjon Ekvivalenssjekk: Et verktøy som bruker formelle (matematiske) metoder for å sammenligne to forskjellige representasjoner av et design. Modellsjekk: Utforske tilstandsrommet til et system for å teste om visse egenskaper (assertions) er sanne. INF H11 15
16 Assertions: Formell verifikasjon Gjør det mulig å beskrive oppførselen til et system på en formell måte som gir en utvetydig representasjon av designerens intensjon. Eks: Signal A og B skal aldri være aktive ( 0 ) på samme tid. Lesbare av både menneske og maskin. Et verifikasjonsverktøy gransker designet for å forsikre at uønsket oppførsel (angitt med assertions) aldri oppstår. INF H11 16
17 Formell verifikasjon - terminologi Assertions/properties: Et utsagn om et attributt for et design som antas å være sant. Constraints: Avgrense inngangsvektorer til lovlige/gyldige kombinasjoner av inngangene. Event: Spesifiserer normalt ønsket oppførsel. En assertion kan inneholde en serie med events. Procedural: Assertions/properties/constraints/events som kodes i en VHDL/Verilog process. Ofte kalt in-context assertions. Declarative: En assertions/properties/constraints/event som beskriver egenskaper ved structural deler av et design (dvs. sammenkoblingen av modulene). Dette er egenskaper som alltid er aktive, mens procedural som finnes nede i modulen blir avhengig av om de blir utført under simuleringen. Pragma: Forkortelse for pragmatic information. Dette er kommandoer som legges ved i koden for spesielle verktøy. F.eks. -- synopsys translate_off < VHDL oppførselskode> -- synopsys translate_on. INF H11 17
18 Verification Style Formell verifikasjon - programvare Black Box A lot of this middle ground is covered by IP and interface protocols in the form of verification IP monitors and protocol checkers PSL (Black box at the system level) Gray Box IP The effects start to diminish as we approach the system level, but they are persistent White Box SystemVerilog (White box at the block level) OVL Block Level (Design Engineer) Cone of influence of SystemVerilog with OVA Sub-system Level System Level INF H11 (Verification Engineer) 18
19 Hurtigere simulering Simulering av store systemer (system med prosessor, minne, mm) beskrevet i VHDL går veldig++ sakte. Modeller beskrevet i høynivå språk som C/C++ og Matlab (for DSP) er langt raskere å simulere. => Trend mot å ta i bruk mer høynivåbeskrivende språk i design. INF H11 19
INF 3430/4431. Simuleringsmetodikk
INF 3430/4431 Simuleringsmetodikk Innhold Event driven simulation Simulering av VHDL-modeller Selvtestende testbenker Fil-operasjoner Eksempel på SRAM modell og simulering av lesing fra denne INF3430/4431
DetaljerINF 3430/4430. Simuleringsmetodikk
INF 3430/4430 Simuleringsmetodikk 02.11.2005 Agenda Event driven simulation Simulering av VHDL-modeller Selvtestende testbenker Verifikasjon av syntetisert/plassert design mot RTL-kode Fil-operasjoner
DetaljerINF 3430/4430. Simuleringsmetodikk
INF 3430/4430 Simuleringsmetodikk Innhold Event driven simulation Simulering av VHDL-modeller Selvtestende testbenker Fil-operasjoner Eksempel på SRAM modell og simulering av lesing fra denne INF3430 Side
DetaljerINF3430/4431. VHDL byggeblokker og testbenker
INF3430/4431 VHDL byggeblokker og testbenker Entity/architecture Innhold Strukturelle design (nettliste) Generics Configurations Operatorer-Operator prioritet (precedence) Datatyper Bit / IEEE1164 std_ulogic
DetaljerINF3430/4430. Grunnleggende VHDL
INF3430/4430 Grunnleggende VHDL 26.09.2005 20.57 Agenda Entity/architecture Strukturelle design (netlist) Generics Configurations Operatorer-Operator presedence Datatyper Bit / IEEE1164 Std_ulogic /std_logic
DetaljerINF3430. VHDL byggeblokker og testbenker
INF3430 VHDL byggeblokker og Innhold Entity/architecture Strukturelle design (nettliste) Generics Configurations Operatorer-Operator prioritet (precedence) Datatyper Bit / IEEE1164 std_ulogic /std_logic
DetaljerDesign med ASIC og FPGA (Max kap.7 og 18)
Design med ASIC og FPGA (Max kap.7 og 18) Innhold: Begrensninger/muligheter å ta hensyn til ved FPGA design som en normalt slipper å tenke på med ASIC design. Migrering mellom FPGA og ASIC INF3430 - H12
DetaljerINF3430/4430. Grunnleggende VHDL. 11-Sep-06
INF3430/4430 Grunnleggende VHDL 11-Sep-06 Agenda Entity/architecture Strukturelle design (netlist) Generics Configurations Operatorer-Operator presedence Datatyper Bit / IEEE1164 Std_ulogic /std_logic
DetaljerINF 3430/4430. Viktige momenter i syntese og for valg av teknologi
INF 3430/4430 Viktige momenter i syntese og for valg av teknologi 17.10.2007 Agenda RTL syntese Constraints Pipelining Syntese for FPGA Behavorial syntese INF3430/4430 Side 2 RTL/ Behavorial syntese RTL
DetaljerFYS 3270(4270) Data-assistert konstruksjon av kretselektronikk (tidligere Fys 329) Fys3270(4270)
FYS 3270(4270) Data-assistert konstruksjon av kretselektronikk (tidligere Fys 329) Forelesere Jørgen Norendal, Universitetslektor Fieldbus International AS Jan Kenneth Bekkeng, Stipendiat Kosmisk fysikk
DetaljerAvanserte byggeblokker (Maxfield kap.13 og 17)
Avanserte byggeblokker (Maxfield kap.13 og 17) Innhold: Kap 13: Embedded prosessorer (prosessorkjerner) Kap 17: Virtuelle komponenter (Intellectual Properties - IPs) INF3430 - H11 1 Organisering av kretskort
DetaljerDesign med ASIC og FPGA (Max kap.7 og 18)
Design med ASIC og FPGA (Max kap.7 og 18) Innhold: Begrensninger/muligheter å ta hensyn til ved FPGA design som en normalt slipper å tenke på med ASIC design. Migrering mellom FPGA og ASIC INF3430 - H10
DetaljerINF3430/4431. Introduksjon til VHDL Spartan starterkit Spartan-3 FPGA
INF3430/4431 Introduksjon til VHDL Spartan starterkit Spartan-3 FPGA Agenda Hva skal vi gjøre i INF3430/4431? VDHL simulering/syntese Place & Route til FPGA Prøve ut design i ekte hardware Hvorfor VHDL
DetaljerINF3340/4340. Synkrone design Tilstandsmaskiner
INF3340/4340 Synkrone design Tilstandsmaskiner 18.09.2007 Agenda Tilstandsmaskiner Mealy og Moore maskiner ASM tilstandsdiagrammer Syntese av ASM diagrammer Tilstandskoding Implementasjon ved bruk av VHDL
DetaljerINF3430/4431 Høsten Laboppgave 2 VHDL-programmering Funksjoner og prosedyrer/bibliotek Styring av sjusegmenter
INF343/443 Høsten 2 Laboppgave 2 VHDL-programmering Funksjoner og prosedyrer/bibliotek Styring av sjusegmenter Innledning. Målene med denne laboppgaven er å lære om subprogrammer og biblioteker i VHDL
DetaljerINF3430/4431. Viktige momenter i syntese og for valg av teknologi Chipscope
INF3430/4431 Viktige momenter i syntese og for valg av teknologi Chipscope Agenda RTL syntese Constraints Pipelining Syntese for FPGA Chipscope INF3430/4431 2 RTL/ Behavorial syntese RTL (Register Transfer
DetaljerINF3340. Tilstandsmaskiner
INF3340 Tilstandsmaskiner Innhold Tilstandsmaskiner Mealy og Moore maskiner ASM tilstandsdiagrammer Syntese av ASM diagrammer Tilstandskoding Implementasjon ved bruk av VHDL Eksempler INF3430-Tilstandsmaskiner
DetaljerINF3340/4431. Tilstandsmaskiner
INF3340/4431 Tilstandsmaskiner Innhold Tilstandsmaskiner Mealy og Moore maskiner SM tilstandsdiagrammer Syntese av SM diagrammer Tilstandskoding Implementasjon ved bruk av VHDL Eksempler INF3430/4431 -
DetaljerUNIVERSITETET I OSLO
Side 1 av 8 UNIVERSITETET I OSLO et matematisk-naturvitenskapelige fakultet Eksamen i: INF3430/INF4430 igital systemkonstruksjon Eksamensdag: 6. desember 2007 Tid for eksamen: 9-12 Oppgavesettet er på
DetaljerINF3430/4431. VHDL byggeblokker og testbenker forts.
INF343/4431 VHDL byggeblokker og testbenker forts. Innhold IEEE 1164 std_logic Configurations Kombinatoriske kretser forts. Concurrent(dataflow) beskrivelser Beskrivelser ved bruk av process Testbenker
DetaljerINF3430. Funksjoner og prosedyrer Standardbiblioteker Komplekse sekvensielle systemer
INF3430 Funksjoner og prosedyrer Standardbiblioteker Komplekse sekvensielle systemer Innhold Funksjoner og operatorer Prosedyrer Begrepet overload Biblioteker Package/package body Standard biblioteker
DetaljerINF3430/4430. Funksjoner og prosedyrer Standardbiblioteker Komplekse sekvensielle systemer
INF3430/4430 Funksjoner og prosedyrer Standardbiblioteker Komplekse sekvensielle systemer 19.09.2006 Agenda Funksjoner og operatorer Prosedyrer Begrepet overload Biblioteker Package/package body Standard
DetaljerUNIVERSITETET I OSLO
UNIVRSITTT I OSLO et matematisk-naturvitenskapelige fakultet ksamen i: INF400 igital mikroelektronikk ksamensdag: 11. juni 2008 Tid for eksamen: Oppgavesettet er på 5 sider. Vedlegg: Ingen Tillatte hjelpemidler:
DetaljerINF3430/4430. Funksjoner og prosedyrer Standardbiblioteker Komplekse sekvensielle systemer
INF3430/4430 Funksjoner og prosedyrer Standardbiblioteker Komplekse sekvensielle systemer 2005-10-26 Agenda Funksjoner og operatorer Prosedyrer Begrepet overload Biblioteker Package/package body Standard
DetaljerINF3430/4431. Kretsteknologier Max. kap. 3
INF3430/4431 Kretsteknologier Max. kap. 3 Kretsteknologier (Max. kap. 3) Programmerbar logikk kretser (PLD): Simple Programmable Logic Device (SPLD) Complex Programmable Logic Devices (CPLD) Field Programmable
DetaljerDagens temaer. Architecture INF ! Dagens temaer hentes fra kapittel 3 i Computer Organisation and
Dagens temaer! Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture! Enkoder/demultiplekser (avslutte fra forrige gang)! Kort repetisjon 2-komplements form! Binær addisjon/subtraksjon!
DetaljerINF3430/4431. Funksjoner og prosedyrer Standardbiblioteker Komplekse sekvensielle systemer
INF3430/4431 Funksjoner og prosedyrer Standardbiblioteker Komplekse sekvensielle systemer Innhold Funksjoner og operatorer Prosedyrer Begrepet overload Biblioteker Package/package body Standard biblioteker
DetaljerProgrammerbar logikk. CPLD og FPGA. Fys3270(4270)
Programmerbar logikk CPLD og FPGA Agenda CPLD (Complex PLD) Arkitektur CPLD familier Timingmodeller Programmering FPGA (Field Programable Gate Array) Arkitekturer Eksempel på FPGA teknologier Antifuse
DetaljerFys 3270/4270 høsten Laboppgave 2: Grunnleggende VHDL programmering. Styring av testkortets IO enheter.
Fys 3270/4270 høsten 2004 Laboppgave 2: Grunnleggende VHDL programmering. Styring av testkortets IO enheter. Innledning. Målet med denne laboppgaven er at dere skal lære å lage enkle hardware beskrivelser
DetaljerSRAM basert FPGA INF H10 1
SRAM basert FPGA Prinsipp: SRAM-minne inne i FPGA lagrer kretsens konfigurasjon Fordeler Kan reprogrammeres uendelig mange ganger Plass til mye logikk Kan lett endre funksjonaliteten til systemet Trenger
DetaljerTilstandsmaskiner (FSM) Kapittel 5
Tilstandsmaskiner (FSM) Kapittel 5 1) Sette opp tilstandsdiagram Tradisjonell konstruksjonsmetode 2) Sette opp tilstandstabell ut fra tilstandsdiagrammet Nåværende tilstand (PS) og input Neste tilstand
DetaljerDatamaskiner og operativsystemer =>Datamaskinorganisering og arkitektur
Datamaskiner og operativsystemer =>Datamaskinorganisering og arkitektur Lærebok: Computer organization and architecture/w. Stallings. Avsatt ca 24 timers tid til forelesning. Lærestoffet bygger på begrepsapparat
Detaljer1 Innhold QUICK START GUIDE FOR QUARTUS II. Prosjektgruppe 59 Side 3 av 30 1 INNHOLD 3 2 ALTERA QUARTUS II. 4
1 Innhold 1 INNHOLD 3 2 ALTERA QUARTUS II. 4 2.1 NYTT PROSJEKT 5 2.2 NY FIL TIL ET EKSISTERENDE PROSJEKT. 10 2.3 BRUK AV BLOKKBASERT BESKRIVELSE 12 2.4 LAGE EGNE FUNKSJONER 14 2.5 TILORDNING AV PINNER
DetaljerUNIVERSITETET I OSLO
Eksamen i: UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet INF1400 Digital teknologi Eksamensdag: 29. november 2011 Tid for eksamen: Vedlegg: Tillatte hjelpemidler: Oppgavesettet er på
DetaljerUNIVERSITETET I OSLO
Side 1 UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i: INF1400 Eksamensdag: Fredag 3. desember Tid for eksamen: kl. 14:30-18:30 (4 timer). Oppgavesettet er på side(r) 7 sider
DetaljerUNIVERSITETET I OSLO
UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i: INF3400 Digital mikroelektronikk Eksamensdag: 10. juni 2011 Tid for eksamen: 9.00 13.00 Oppgavesettet er på 5 sider. Vedlegg:
DetaljerPENSUM INF spring 2013
PENSUM INF3400 - spring 2013 Contents 1 Kjede med porter 2 1.1 Logisk effort for portene....................................... 2 1.2 Kritisk signalvei........................................... 2 1.3
DetaljerDagens temaer. Sekvensiell logikk: Kretser med minne. D-flipflop: Forbedring av RS-latch
Dagens temaer Sekvensiell logikk: Kretser med minne RS-latch: Enkleste minnekrets D-flipflop: Forbedring av RS-latch Presentasjon av obligatorisk oppgave (se også oppgaveteksten på hjemmesiden). 9.9.3
DetaljerINF3430/4431. VHDL byggeblokker og testbenker forts.
INF3430/4431 VHDL byggeblokker og testbenker forts. Innhold Kombinatoriske kretser forts. Concurrent(dataflow) beskrivelser Beskrivelser ved bruk av process Testbenker for kombinatoriske kretser Stimuli
DetaljerDataveier og optimalisering. Kapittel 9
Dataveier og optimalisering Kapittel 9 Innhold Designkrav Arealbehov kontra hastighet Pipelining For å økte ytelsen til en krets Ressursdeling For å minke arealbehovet Overordnede designkrav: Designet
DetaljerUNIVERSITETET I OSLO
UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i: INF1400 Digital teknologi Eksamensdag: 5. desember 2005 Tid for eksamen: 9-12 Vedlegg: Tillatte hjelpemidler: Oppgavesettet er
DetaljerINF3430. Fasit eksamen Høst 2009. Oppgave 1 6. Oppgave A B C D E 1 X X 2 X 3 X X 4 X X 5 X X 6 X
INF3430. Fasit eksamen Høst 2009. Oppgave 1 6. Oppgave A B C D E 1 X X 2 X 3 X X 4 X X 5 X X 6 X INF3430 Eksamen H09 VHDL besvarelse Oppgave 7: signal_values INF3430 - H09 1 INF3430 Eksamen H09 VHDL besvarelse
DetaljerForelesning 4. Binær adder m.m.
Forelesning 4 Binær adder m.m. Hovedpunkter Binær addisjon 2 er komplement Binær subtraksjon BCD- og GRAY-code Binær adder Halv og full adder Flerbitsadder Carry propagation / carry lookahead 2 Binær addisjon
DetaljerINF3430. VHDL byggeblokker og testbenker forts.
INF343 VHDL byggeblokker og testbenker forts. Innhold Kombinatoriske kretser forts. Concurrent(dataflow) beskrivelser Beskrivelser ved bruk av process Testbenker for kombinatoriske kretser Stimuli Sammenligning
DetaljerLøsningsforslag INF1400 H04
Løsningsforslag INF1400 H04 Oppgave 1 Sannhetstabell og forenkling av Boolske uttrykk (vekt 18%) I figuren til høyre er det vist en sannhetstabell med 4 variable A, B, C og D. Finn et forenklet Boolsk
DetaljerMAX MIN RESET. 7 Data Inn Data Ut. Load
UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i IN 240 çç Digital Systemkonstruksjon Eksamensdag: 6. desember 2000 Tid for eksamen: 9.00 ç 15.00 Oppgavesettet er p 5 sider. Vedlegg:
DetaljerSIE 4005, 8/10 (3. Forelesn.)
SIE 4005, 8/10 (3. Forelesn.) Andre forelesning: litt repetisjon 7.7 Arithmetic / Logic unit 7.8 The Shifter 7.9 Datapath representation 7.10 The control word 7.11 Pipelined datapath Tredje forelesning:
DetaljerINF3430/4431 Høsten Laboppgave 4 System on Chip (SoC) konstruksjon
INF3430/4431 Høsten 2011 Laboppgave 4 System on Chip (SoC) konstruksjon 1 Innledning. Hovedmålet med denne laboppgaven er at dere skal lære å lage et såkalt System on Chip (SoC) hvor det skal legges inn
DetaljerTELE2010A Digital Systemkonstruksjon
TELE2010A Digital Systemkonstruksjon Øving 3/2015 Del 1, Teller: Husk å arbeide i det lokale arbeidsområdet på disken. Kopier filene til serveren når dere er ferdig for å kunne bruke dem neste gang. max_tall
DetaljerUNIVERSITETET I OSLO
UNIVERSITETET I OSLO et matematisk-naturvitenskapelige fakultet Eksamen i: INF1400 igital teknologi Eksamensdag: 3. desember 2008 Tid for eksamen: 14:30 17:30 Oppgavesettet er på 5 sider Vedlegg: 1 Tillatte
DetaljerOrganisering og ledelse av hardware-utvikling
Organisering og ledelse av hardware-utvikling INF5700 Organisering og ledelse av tekniske prosjekter, 2010.10.15 Snorre Aunet, sa@ifi.uio.no Dept. of Informatics, Nanoelectronics group, University of Oslo
DetaljerDagens temaer. Dagens temaer er hentet fra P&P kapittel 3. Motivet for å bruke binær representasjon. Boolsk algebra: Definisjoner og regler
Dagens temaer Dagens temaer er hentet fra P&P kapittel 3 Motivet for å bruke binær representasjon Boolsk algebra: Definisjoner og regler Kombinatorisk logikk Eksempler på byggeblokker 05.09.2003 INF 103
DetaljerKombinatorisk og synkron logikk. Kapittel 4
Kombinatorisk og synkron logikk Kapittel 4 Eksempel; FIFO First-In-First-Out Eksempelet i boka er en noe redusert fifo (mangler empty flag, full flag osv.), men har de viktigste elementene Denne FIFOen
DetaljerEntities and architectures. Kapittel 3
Entities and architectures Kapittel 3 VHDL program Én fil Entities and architectures Entity declaration og architecture body Analogi til en IC: Entiteten beskriver interfacet til omgivelsen (pakkens tilkoblingspinner)
DetaljerINF2270. Sekvensiell Logikk
INF227 Sekvensiell Logikk Hovedpunkter Definisjoner Portforsinkelse Shift register Praktiske Eksempler Latch SR D Flip-Flop D JK T Tilstandsmaskiner Tilstandsdiagrammer Reduksjon av tilstand Ubrukte tilstander
DetaljerGenerell informasjon
Introduksjon Oppgave Tittel Oppgavetype Generell informasjon Dokument 1.1 Kompendiet Langsvar Arkitektur Oppgave Tittel Oppgavetype 2.1 Pipeline Flervalg (flere svar) 2.2 Boolsk Algebra Flervalg (flere
DetaljerINF3430/4430. Kombinatoriske og sekvensielle byggeblokker implementert i VHDL :57
INF3430/4430 Kombinatoriske og sekvensielle byggeblokker implementert i VHDL 26.09.2005 20:57 Agenda Kombinatoriske kretser forts. Concurrent(dataflow) beskrivelser Beskrivelser ved bruk av process Testbenker
DetaljerInstitiutt for informatikk og e-læring, NTNU Kontrollenheten Geir Ove Rosvold 4. januar 2016 Opphavsrett: Forfatter og Stiftelsen TISIP
Geir Ove Rosvold 4. januar 2016 Opphavsrett: Forfatter og Stiftelsen TISIP Resymé: I denne leksjonen ser vi på kontrollenheten. s funksjon diskuteres, og vi ser på de to måtene en kontrollenhet kan bygges
DetaljerVHDL En kjapp introduksjon VHDL. Oversikt. VHDL versus C(++)/Java
Oversikt VHDL En kjapp introduksjon Definisjoner Designparadigmer Generell VHDL-struktur Dataflow -beskrivelse Structural -beskrivelse Behaviour -beskrivelse Objekter /datatyper Operatorer Tips for syntese
DetaljerLF SEMESTERPRØVE TDT4258 MIKROKONTROLLER SYSTEMDESIGN. Onsdag 6.mai 2009. Tid: 1025-1155
Side 1 av 8 Norges teknisk-naturvitenskapelige universitet INSTITUTT FOR DATATEKNIKK OG INFORMASJONSVITENSKAP LF SEMESTERPRØVE TDT4258 MIKROKONTROLLER SYSTEMDESIGN Onsdag 6.mai 2009 Tid: 1025-1155 Tillatte
DetaljerINF1400 Kap 0 Digitalteknikk
INF1400 Kap 0 Digitalteknikk Binære tall (ord): Digitale signaler: Hva betyr digital? Tall som kun er representert ved symbolene 0 og 1 (bit s). Nøyaktighet gitt av antall bit. (avrundingsfeil) Sekvenser
DetaljerUNIVERSITETET I OSLO
UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i: INF1400 Digital teknologi Eksamensdag: 3. desember 2008 Tid for eksamen: 14:30 17:30 Oppgavesettet er på 5 sider Vedlegg: 1 Tillatte
DetaljerINF2270. Datamaskin Arkitektur
INF2270 Datamaskin Arkitektur Hovedpunkter Von Neumann Arkitektur ALU Minne SRAM DRAM RAM Terminologi RAM Signaler Register Register overføringsspråk Von Neumann Arkitektur John von Neumann publiserte
DetaljerDigital logic level: Oppsummering
1 Digital logic level: Oppsummering 2 Nivå 0: Digtalekretsar Ai Bi Ci-1 Fundamentale komponentar AND, OR, NOT,NAND, NOR XOR porter D-vipper for lagring av ett bit Samansette komponentar Aritmetiske kretsar
DetaljerHØGSKOLEN I SØR-TRØNDELAG Avdeling for teknologi
HØGSKOLEN I SØR-TRØNDELAG Avdeling for teknologi Program for elektro- og datateknikk Kandidatnr: Eksamensdato: Lengd/eksamenstid: Emnekode: Emnenamn: Klasse: Studiepoeng: Faglerar: Forslag på svar for
DetaljerDagens temaer. Dagens temaer hentes fra kapittel 3 i læreboken. Oppbygging av flip-flop er og latcher. Kort om 2-komplements form
Dagens temaer Dagens temaer hentes fra kapittel 3 i læreboken Oppbygging av flip-flop er og latcher Kort om 2-komplements form Binær addisjon/subtraksjon Aritmetisk-logisk enhet (ALU) Demo av Digital Works
DetaljerDagens temaer. Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture. Sekvensiell logikk. Flip-flop er
Dagens temaer Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture Sekvensiell logikk Flip-flop er Design av sekvensielle kretser Tilstandsdiagram Tellere og registre INF2270 1/19
DetaljerUNIVERSITETET I OSLO
UNIVRSITTT I OSLO et matematisk-naturvitenskapelige fakultet ksamen i: IN3400 igital mikroelektronikk ksamensdag: 1. juni 013 Tid for eksamen: 09.00 13.00 Oppgavesettet er på 6 sider. Vedlegg: Ingen Tillatte
DetaljerINF2270. Datamaskin Arkitektur
INF2270 Datamaskin Arkitektur Hovedpunkter Von Neumann Arkitektur ALU Minne SRAM DRAM RAM Terminologi RAM Signaler Register Register overføringsspråk Von Neumann Arkitektur John von Neumann publiserte
DetaljerOppgave 1 INF3400. Løsning: 1a Gitt funksjonen Y = (A (B + C) (D + E + F)). Tegn et transistorskjema (skjematikk) i komplementær CMOS for funksjonen.
Eksamen Vår 2006 INF400 INF400 Eksamen vår 2006 0.06. /9 Oppgave a Gitt funksjonen Y (A (B + C) (D + E + F)). Tegn et transistorskjema (skjematikk) i komplementær CMOS for funksjonen. INF400 Eksamen vår
DetaljerBokmål / Nynorsk / English NORGES TEKNISK- NATURVITENSKAPELIGE UNIVERSITET INSTITUTT FOR FYSIKK. Eksamen TFY4185 Måleteknikk
Bokmål / Nynorsk / English Side 1 av 5 NORGES TEKNISK- NATURITENSKAPELIGE UNIERSITET INSTITUTT FOR FYSIKK Steinar Raaen tel. 482 96 758 Eksamen TFY4185 Måleteknikk Mandag 17. desember 2012 Tid: 09.00-13.00
DetaljerSpillbasert læring Spill som verktøy for dialogisk undervisning. Skolelederdagen 2019 Kenneth Silseth
Spillbasert læring Spill som verktøy for dialogisk undervisning Skolelederdagen 2019 Kenneth Silseth Learners are not empty vessels waiting to be filled. They come to the classroom with preconceptions
DetaljerIN1020. Sekvensiell Logikk
IN12 Sekvensiell Logikk Hovedpunkter Definisjoner Portforsinkelse Praktiske Eksempler Latch SR D Flip-Flop D JK T Tilstandsmaskiner Tilstandsdiagrammer og tilstandstabeller Omid Mirmotahari 2 Definisjoner
DetaljerSynkron logikk. Sekvensiell logikk; to typer:
Sekvensiell logikk De fleste digitale systemer har også minneelementer (f.eks flipflopper) i tillegg til kombinatorisk logikk, og kalles da sekvensiell logikk Output i en sekvensiell krets er avhengig
DetaljerTFE4101 Krets- og Digitalteknikk Høst 2016
Norges teknisk naturvitenskapelige universitet Institutt for elektronikk og telekomunikasjon TFE40 Krets- og Digitalteknikk Høst 206 Løsningsforslag Øving 6 Teknologi-mapping a) Siden funksjonen T er på
DetaljerAgenda Funksjoner og prosedyrer. Funksjoner
Aga Funksjoner og prosedyrer Funksjoner Operatorer Standard funksjoner/operatorer Overloading Package og Package body Operator inferencing Prosedyrer Side 1 Funksjoner(1) Benyttes mye i modeller for simulering
DetaljerSTE6221 Sanntidssystemer LØSNINGSFORSLAG TIL EKSAMEN
HØGSKOLEN I NARVIK Avdeling for teknologi MSc.-studiet EL/RT Side 1 av 3 STE6221 Sanntidssystemer LØSNINGSFORSLAG TIL EKSAMEN Tid: Torsdag 09.03.2006, kl: 09:00-12:00 Tillatte hjelpemidler: Godkjent programmerbar
DetaljerFPGA/ASIC koderegler og designmetodikk Hvordan en FPGA designer kan være minst mulig på lab en
FPGA/ASIC koderegler og designmetodikk Hvordan en FPGA designer kan være minst mulig på lab en 1 Agenda Utviklingsprosessen for FPGA og ASIC i Kongsberg Defence Systems Design regler Parallellisering og
DetaljerUNIVERSITETET I OSLO
UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i Eksamensdag: 13. juni 2013 Tid for eksamen: 14.30 18.30 Oppgavesettet er på 9 sider. Vedlegg: Tillatte hjelpemidler: INF2270 Datamaskinarkitektur
DetaljerSeksjon 1. INF2270-V16 Forside. Eksamen INF2270. Dato 1. juni 2016 Tid Alle trykte og skrevne hjelpemidler, og en kalkulator, er tillatt.
Seksjon 1 INF2270-V16 Forside Eksamen INF2270 Dato 1. juni 2016 Tid 14.30-18.30 Alle trykte og skrevne hjelpemidler, og en kalkulator, er tillatt. Dette oppgavesettet består av 14 oppgaver som kan løses
DetaljerDet matematisk-naturvitenskapelige fakultet. INF4431 Digital systemkonstruksjon
Side 1 UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i: INF4431 Digital systemkonstruksjon Eksamensdag: 7. desember 2011 Tid for eksamen: 9-13 Oppgavesettet er på 11 sider Vedlegg:
DetaljerOppgave 1 En 4-input Xilinx LUT med innhold 9009 (hex) realiserer en: A xor-xor-or B xor-xor-nand C xor-xor-nor D xor-xor-and E xor-xor-xor
Oppgave 1 En 4-input Xilinx LU med innhold 9009 (hex) realiserer en: Oppgave 2 PGA-teknologi A xor-xor-or B xor-xor-nand C xor-xor-nor D xor-xor-and E xor-xor-xor A orbindslinjer mellom LU er har vanligvis
DetaljerRepetisjon digital-teknikk. teknikk,, INF2270
Repetisjon digital-teknikk teknikk,, INF227 Grovt sett kan digital-teknikk-delen fordeles i tre: Boolsk algebra og digitale kretser Arkitektur (Von Neuman, etc.) Ytelse (Pipelineling, cache, hukommelse,
DetaljerInstallasjon Siden modulen både har bustilkopling og IP-tilkopling er det viktig å tenke gjennom hvordan man bruker den.
SMS-modul Dokument Konsept Kategori Modell Programmeringsmanual HDL-BUS Pro Grensesnitt SB-DLP-SMS/IP Innledning SMS-modulen finnes i to utgaver, en som kun sender og mottar SMS og en som i tillegg kan
DetaljerProsessoren. Bakgrunnen Innhold LMC. Assemblerkode Oppsummering instruksjonene [Englander kap 6] Hva inneholder den? Hvordan utføres instruksjonene?
Prosessoren Bakgrunnen Innhold LMC Hva inneholder den? Hvordan utføres instruksjonene? Assemblerkode Oppsummering instruksjonene [Englander kap 6] Lagdelingen av en datamaskin Internett Lokalnett (LAN)
DetaljerOversikt over I/O tilkoblinger og moduler på modellbyen
Oversikt over I/O tilkoblinger og moduler på modellbyen (Dette er et vedlegg som tilhører Hoveddokumentet B014-106 HMI løsning med Wanderware 2014). Her er oversikt over alle modulene som er brukt på modellbyen.
DetaljerLøsningsforslag i digitalteknikkoppgaver INF2270 uke 5 (29/1-4/2 2006)
Løsningsforslag i digitalteknikkoppgaver INF2270 uke 5 (29/1-4/2 2006) Oppgave 1) Bør kunne løses rett fram, likevel: a) E = abcd + a'bc + acd + bcd: cd 00 01 11 10 ab 00 01 1 1 11 1 10 1 De variablene
DetaljerInput/Output. når tema pensum. 13/4 busser, sammenkobling av maskiner /4 PIO, DMA, avbrudd/polling
Input/Output når tema pensum 13/4 busser, sammenkobling av maskiner 8.2 8.4 20/4 PIO, DMA, avbrudd/polling 8.5 8.6 in 147, våren 1999 Input/Output 1 Tema for denne forelesningen: sammenkobling inne i datamaskiner
DetaljerBussar. Tilgong til buss (Three state buffer) Synkron / Asynkron Serielle bussar Parallelle bussar Arbitrering: Kven kontrollerar bussen
1 Bussar Tilgong til buss (Three state buffer) Synkron / Asynkron Serielle bussar Parallelle bussar Arbitrering: Kven kontrollerar bussen 2 Buss tilkopling Bus Adr/data Bit 0 Adr/data Bit 1 Adr/data Bit
DetaljerWORLD CLASS through people, technology and dedication WORLD CLASS through people, technology and dedication
WORLD CLASS through people, technology and dedication WORLD CLASS through people, technology and dedication FPGA/ASIC koderegler og designmetodikk i KDA Hvordan en FPGA designer kan være minst mulig på
DetaljerSystem integration testing. Forelesning Systems Testing UiB Høst 2011, Ina M. Espås,
System integration testing Forelesning Systems Testing UiB Høst 2011, Ina M. Espås, Innhold Presentasjon Hva er integration testing (pensum) Pros og cons med integrasjonstesting Når bruker vi integration
DetaljerWORKSHOP BRUK AV SENSORTEKNOLOGI
WORKSHOP BRUK AV SENSORTEKNOLOGI MIKROKONTROLLERE - ARDUINO KURS 27.08.16 ANALOG - DIGITAL FRA VARIASJONER AV STRØMSTYRKE TIL TALL ARDUINO BRUKES TIL Å UTFØRE SLIK KONVERTERING STRØM/TALL ELLER TALL/STRØM
DetaljerLars Vidar Magnusson. October 11, Lars Vidar Magnusson () Forelesning i Operativsystemer October 11, / 28
Tråder Lars Vidar Magnusson October 11, 2011 Lars Vidar Magnusson () Forelesning i Operativsystemer 09.09.2011 October 11, 2011 1 / 28 Oversikt Tråder 1 Tråder Introduksjon Multithreading Prosesser og
DetaljerUke 5. Magnus Li INF /
Uke 5 Magnus Li magl@ifi.uio.no INF3290 26/27.09.2017 Repetisjon av begreper Diskusjonsoppgaver I første innlevering ønsker vi et brukerperspektiv i et informasjonssystem - Hva kan inngå i et slikt informasjonssystem?
DetaljerINF3430/4430 Høsten Designflyt Utviklingsverktøyene Modelsim og Xilinx ISE
INF3430/4430 Høsten 2005 Designflyt Utviklingsverktøyene Modelsim og Xilinx ISE 1 Designflyt og verktøy...3 1.1 Designflyt for programmerbar logikk... 4 1.2 Verktøy benyttet i kurset... 6 2 Hvordan komme
DetaljerDatabaser fra et logikkperspektiv
Databaser fra et logikkperspektiv Evgenij Thorstensen IFI, UiO Høst 2013 Evgenij Thorstensen (IFI, UiO) Databaser fra et logikkperspektiv Høst 2013 1 / 31 Outline 1 Logikk som verktøy 2 Relasjonsdatabaser
DetaljerTDT4160 Datamaskiner Grunnkurs 2008. Gunnar Tufte
1 TDT4160 Datamaskiner Grunnkurs 2008 Gunnar Tufte 2 I dag Kva er inni 8051, P4 og UltraSparc Digital logic level (start kapitel 3) VIKTIG MELDING Alle som har brukt NTNU-passord for AoC pålogging må skifte
DetaljerINF1400. Tilstandsmaskin
INF4 Tilstandsmaskin Hovedpunkter Tilstandsmaskin Tilstandstabell Tilstandsdiagram Analyse av D-flip-flop tilstandsmaskin Reduksjon av antall tilstander Tilordning av tilstandskoder Designprosedyre for
DetaljerDagens temaer. temaer hentes fra kapittel 3 i Computer Organisation. av sekvensielle kretser. and Architecture. Tilstandsdiagram.
Dagens temaer 1 Dagens Sekvensiell temaer hentes fra kapittel 3 i Computer Organisation and Architecture logikk Flip-flop er Design av sekvensielle kretser Tilstandsdiagram Tellere og registre Sekvensiell
Detaljer