Design med ASIC og FPGA (Max kap.7 og 18)
|
|
- Ingvild Simonsen
- 7 år siden
- Visninger:
Transkript
1 Design med ASIC og FPGA (Max kap.7 og 18) Innhold: Begrensninger/muligheter å ta hensyn til ved FPGA design som en normalt slipper å tenke på med ASIC design. Migrering mellom FPGA og ASIC INF H10 1
2 ASIC: Application Specific Integrated Circuit (kap. 3) ASICs Gate Arrays Structured ASICs Standard Cell Full Custom Increasing complexity ASIC: Brukerutviklet IC INF H10 2
3 Når bør en bruke FPGA (CPLD)? (kap. 3) Status: Førstevalg for digital logikk design med unntak av hvis det er: Store krav til ytelse (dvs. høy klokkefrekvens) og vanligvis samtidig krav om lavest mulig effektforbruk Produkt skal produseres i meget stort antall Veldig komplekse design (store FPGA er er meget dyre) Analog elektronikk skal integreres på samme krets Design der minimalisering av effektforbruk er kritisk (mobile applikasjoner) Har bedriften kompetanse til ASIC design? FPGA design er mye enklere! ASIC vs FPGA prosjekter (estimat 2003) nye ASIC prosjekter hvert år nye FPGA prosjekter hvert år INF H10 3
4 Hovedfordeler med FPGA vs. ASIC (kap. 3) Kortere utviklingstid på grunn av enkel re-programmering. Kommer raskere på markedet med produktet. Kan re-programmeres både under utvikling på lab og i system hos kunde. Nye mindre økonomisk risiko i prosjektet (produksjon av en ASIC-krets er dyrt og den kan ikke re-programmeres). INF H10 4
5 Forskjell i kodestil ASIC designere skriver mer portabel kode enn FPGA designere. FPGA designere kan utnytte teknologi-spesifikke lavnivå egenskaper for å oppnå mer optimalt design. For eksempel istedenfor å benytte en standard multiplekser så kan de tenkes å håndkode en egen og bruke en instans av den. Men syntese verktøyene er blitt meget gode etter hvert også for FPGA er så forskjellen i kodestil er nå liten. INF H10 5
6 Forskjell i kodestil (oversikt) Samlebånd (pipelining) Antall nivåer logikk Asynkron logikk Bruk av klokker Latcher og registre Funksjons/minneblokker i FPGA INF H10 6
7 Samlebånd (pipelining) 17:00 19:00 21:00 23:00 01:00 Tid Vask 1 Vask 2 Vask 3 17:00 19:00 21:00 23:00 01:00 Tid Vask 1 Vask 2 Vask 3 INF H10 7
8 Pipelining i digitale systemer t 1 t 2 t 3 t 1 t 2 INF H10 8
9 Antall nivåer logikk Antall nivåer er langt mer kritisk i FPGA enn ASIC (mye lenger forplantningsforsinkelse mellom porter) når man trenger mer enn 1 LUT til logikken. FPGA bør bruke mer samlebåndsprosessering siden hver celle består av både en LUT og et register. INF H10 9
10 Asynkron logikk INF H10 10
11 Asynkron designpraksis Kan (i motsetning til ASIC) ikke ha asynkrone design siden oppførsel kan endre seg for hver gang en ruter kretsen. Tilbakekobling: For FPGA skal det alltid benyttes register i tilbakekoblingssløyfer. Forsinkelseskjeder av kombinatoriske porter er vanskelige å lage forutsigbare i FPGA. INF H10 11
12 Klokker Begrenset antall klokkerlinjer i FPGA begrenser antall klokkedomener. Generelle FPGA innganger kan ofte ikke brukes til klokkesignal. Her bør man nøye følge råd og dokumentasjon fra leverandøren! En slipper å tenke på justering av klokkebaner i en FPGA. Utleggsverktøyet (såkalt P&R) tar seg av dette så lenge alle tidskrav (timing constraints) er spesifisert. Klokke enabling og ikke klokke gating skal brukes på FPGA unntatt ved bruk av spesielle klokkegatings celler (for eksempel bufgce klokkebuffer i Xilinx). INF H10 12
13 Klokke enabling vs. klokke gating INF H10 13
14 Spesielt for FPGA implementering Klokke genereringsmoduler (DCM/PLL) og klokke net klart til bruk. Registre og latcher Ikke bruk latcher i FPGA (samme gjelder egentlig for ASIC også, men i spesielle tilfeller kan det brukes både i FPGA og ASIC). Noen FPGA teknologier har mulighet både for synchron og asynchron reset og set av registere (f. eks. Xilinx), mens ASIC og enkelte FPGA leverandører kun har asynchron set og reset (f. eks. Actel). Det er begrensninger i bruk av både set og reset innganger. Ressursdeling En bør velge en FPGA krets der en tar i bruk det meste av funksjonalitet (inkl. harde funksjoner/kjerner) pga. såkalt using it or loosing it. Det kan ofte være mer effektivt, gi lavere effektforbruk og enklere design å ha adskilte funksjonsenheter (f. eks. multiplikatorer) enn å anvende ressursdeling basert på multipleksere så lenge det er nok funksjonsenheter. Tilstandmaskiner (FSM) One-hot realisering er ofte en arealeffektiv og timingeffektiv metode pga mange registere finnes i FPGA, men den er allikevel ofte ikke brukt pga. mulig med flere samtidige tilstander (dvs. ikke såkalt safe FSM). FPGA ferdig produksjonstestet ASIC er må designes for produksjon (såkalt Design for Test; DFT). INF H10 14
15 Designalternativer (kap 18) INF H10 15
16 FPGA-til-FPGA Migrerer oftest et eksisterende design til en nyere FPGA teknologi (ofte ny familie hos samme eller annen produsent). Vanlig å migrere funksjonalitet fra flere kretser (inkl. FPGAer) inn i en felles FPGA. INF H10 16
17 FPGA-til-ASIC En eller flere FPGAer brukes til prototyping av et ASIC design. Utfordring at ASIC ikke har de samme blokkene som FPGA: Kan lage et RTL-bibliotek av funksjoner (multiplikatorer, minneblokker,++) som finnes i FPGA (for å kunne realisere det samme i ASIC). Legger begrensninger på syntesen. En bør ikke lage forskjellig RTL-kode for FPGA og ASIC. INF H10 17
18 ASIC-til-FPGA Original ASIC er ute av produksjon Utvide funksjonalitet til en ASIC uten ny stor investering. Moderne FPGAer har gjort det mulig å plassere ASICer som er noen år gamle inn i en FPGA krets. Krever at en går gjennom koden og gjør nødvendige tilpasninger for FPGA (se tidligere slides). Altera har et tilbud om å ASICifisering av sine FPGAer for lavere pris og effektforbruk. INF H10 18
19 Skriving av generell kode med ren C/C++ INF H10 19
Design med ASIC og FPGA (Max kap.7 og 18)
Design med ASIC og FPGA (Max kap.7 og 18) Innhold: Begrensninger/muligheter å ta hensyn til ved FPGA design som en normalt slipper å tenke på med ASIC design. Migrering mellom FPGA og ASIC INF3430 - H12
DetaljerINF3430/4431. Kretsteknologier Max. kap. 3
INF3430/4431 Kretsteknologier Max. kap. 3 Kretsteknologier (Max. kap. 3) Programmerbar logikk kretser (PLD): Simple Programmable Logic Device (SPLD) Complex Programmable Logic Devices (CPLD) Field Programmable
DetaljerAvanserte byggeblokker (Maxfield kap.13 og 17)
Avanserte byggeblokker (Maxfield kap.13 og 17) Innhold: Kap 13: Embedded prosessorer (prosessorkjerner) Kap 17: Virtuelle komponenter (Intellectual Properties - IPs) INF3430 - H11 1 Organisering av kretskort
DetaljerINF 3430/4430. Viktige momenter i syntese og for valg av teknologi
INF 3430/4430 Viktige momenter i syntese og for valg av teknologi 17.10.2007 Agenda RTL syntese Constraints Pipelining Syntese for FPGA Behavorial syntese INF3430/4430 Side 2 RTL/ Behavorial syntese RTL
DetaljerFYS 3270(4270) Data-assistert konstruksjon av kretselektronikk (tidligere Fys 329) Fys3270(4270)
FYS 3270(4270) Data-assistert konstruksjon av kretselektronikk (tidligere Fys 329) Forelesere Jørgen Norendal, Universitetslektor Fieldbus International AS Jan Kenneth Bekkeng, Stipendiat Kosmisk fysikk
DetaljerINF3430. Kretsteknologier Programmeringsteknologier VHDL-Access datatyper
INF3430 Kretsteknologier Programmeringsteknologier VHDL-Access datatyper l l l Programmable Read Only Memory a b c Predefined link Programmable link a b c Predefined link Programmable link Address 0 Address
DetaljerDataveier og optimalisering. Kapittel 9
Dataveier og optimalisering Kapittel 9 Innhold Designkrav Arealbehov kontra hastighet Pipelining For å økte ytelsen til en krets Ressursdeling For å minke arealbehovet Overordnede designkrav: Designet
DetaljerINF3340/4340. Synkrone design Tilstandsmaskiner
INF3340/4340 Synkrone design Tilstandsmaskiner 18.09.2007 Agenda Tilstandsmaskiner Mealy og Moore maskiner ASM tilstandsdiagrammer Syntese av ASM diagrammer Tilstandskoding Implementasjon ved bruk av VHDL
DetaljerProgrammerbar logikk. CPLD og FPGA. Fys3270(4270)
Programmerbar logikk CPLD og FPGA Agenda CPLD (Complex PLD) Arkitektur CPLD familier Timingmodeller Programmering FPGA (Field Programable Gate Array) Arkitekturer Eksempel på FPGA teknologier Antifuse
DetaljerINF3340. Tilstandsmaskiner
INF3340 Tilstandsmaskiner Innhold Tilstandsmaskiner Mealy og Moore maskiner ASM tilstandsdiagrammer Syntese av ASM diagrammer Tilstandskoding Implementasjon ved bruk av VHDL Eksempler INF3430-Tilstandsmaskiner
DetaljerDatamaskiner og operativsystemer =>Datamaskinorganisering og arkitektur
Datamaskiner og operativsystemer =>Datamaskinorganisering og arkitektur Lærebok: Computer organization and architecture/w. Stallings. Avsatt ca 24 timers tid til forelesning. Lærestoffet bygger på begrepsapparat
DetaljerKretsteknologier (Max. kap. 3) Kretsteknologier. Kretsteknologier. Følgende gjelder for alle figurer hentet fra læreboka. Max. kap.
Kretsteknoogier (Max. kap. 3) Kretsteknoogier Max. kap. 3 Programmerbar ogikk kretser (PLD): Simpe Programmabe Logic Device (SPLD) Compex Programmabe Logic Devices (CPLD) Fied Programmabe Gate Array (FPGA)
DetaljerINF1400 Kap 0 Digitalteknikk
INF1400 Kap 0 Digitalteknikk Binære tall (ord): Digitale signaler: Hva betyr digital? Tall som kun er representert ved symbolene 0 og 1 (bit s). Nøyaktighet gitt av antall bit. (avrundingsfeil) Sekvenser
DetaljerINF3430/4431. Viktige momenter i syntese og for valg av teknologi Chipscope
INF3430/4431 Viktige momenter i syntese og for valg av teknologi Chipscope Agenda RTL syntese Constraints Pipelining Syntese for FPGA Chipscope INF3430/4431 2 RTL/ Behavorial syntese RTL (Register Transfer
DetaljerFys 3270/4270 høsten Laboppgave 2: Grunnleggende VHDL programmering. Styring av testkortets IO enheter.
Fys 3270/4270 høsten 2004 Laboppgave 2: Grunnleggende VHDL programmering. Styring av testkortets IO enheter. Innledning. Målet med denne laboppgaven er at dere skal lære å lage enkle hardware beskrivelser
DetaljerDagens temaer. Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture. Sekvensiell logikk. Flip-flop er
Dagens temaer Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture Sekvensiell logikk Flip-flop er Design av sekvensielle kretser Tilstandsdiagram Tellere og registre INF2270 1/19
DetaljerDagens temaer. Sekvensiell logikk: Kretser med minne. D-flipflop: Forbedring av RS-latch
Dagens temaer Sekvensiell logikk: Kretser med minne RS-latch: Enkleste minnekrets D-flipflop: Forbedring av RS-latch Presentasjon av obligatorisk oppgave (se også oppgaveteksten på hjemmesiden). 9.9.3
DetaljerDagens temaer. Architecture INF ! Dagens temaer hentes fra kapittel 3 i Computer Organisation and
Dagens temaer! Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture! Enkoder/demultiplekser (avslutte fra forrige gang)! Kort repetisjon 2-komplements form! Binær addisjon/subtraksjon!
DetaljerTFE4101 Krets- og Digitalteknikk Høst 2016
Norges teknisk naturvitenskapelige universitet Institutt for elektronikk og telekomunikasjon TFE40 Krets- og Digitalteknikk Høst 206 Løsningsforslag Øving 6 Teknologi-mapping a) Siden funksjonen T er på
DetaljerUNIVERSITETET I OSLO
Side 1 av 8 UNIVERSITETET I OSLO et matematisk-naturvitenskapelige fakultet Eksamen i: INF3430/INF4430 igital systemkonstruksjon Eksamensdag: 6. desember 2007 Tid for eksamen: 9-12 Oppgavesettet er på
DetaljerINF3340/4431. Tilstandsmaskiner
INF3340/4431 Tilstandsmaskiner Innhold Tilstandsmaskiner Mealy og Moore maskiner SM tilstandsdiagrammer Syntese av SM diagrammer Tilstandskoding Implementasjon ved bruk av VHDL Eksempler INF3430/4431 -
DetaljerSRAM basert FPGA INF H10 1
SRAM basert FPGA Prinsipp: SRAM-minne inne i FPGA lagrer kretsens konfigurasjon Fordeler Kan reprogrammeres uendelig mange ganger Plass til mye logikk Kan lett endre funksjonaliteten til systemet Trenger
DetaljerDagens temaer. Dagens temaer er hentet fra P&P kapittel 3. Motivet for å bruke binær representasjon. Boolsk algebra: Definisjoner og regler
Dagens temaer Dagens temaer er hentet fra P&P kapittel 3 Motivet for å bruke binær representasjon Boolsk algebra: Definisjoner og regler Kombinatorisk logikk Eksempler på byggeblokker 05.09.2003 INF 103
DetaljerSimulering, syntese og verifikasjon (Max kap. 19)
Simulering, syntese og verifikasjon (Max kap. 19) Innhold: Simuleringsmetoder Hendelsesbasert Cyclebasert Plassering av design i FPGA (syntese) Verifikasjon INF3430 - H11 1 Hendelsdrevet simulering 10ps
DetaljerOrganisering og ledelse av hardware-utvikling
Organisering og ledelse av hardware-utvikling INF5700 Organisering og ledelse av tekniske prosjekter, 2010.10.15 Snorre Aunet, sa@ifi.uio.no Dept. of Informatics, Nanoelectronics group, University of Oslo
DetaljerInstitiutt for informatikk og e-læring, NTNU Kontrollenheten Geir Ove Rosvold 4. januar 2016 Opphavsrett: Forfatter og Stiftelsen TISIP
Geir Ove Rosvold 4. januar 2016 Opphavsrett: Forfatter og Stiftelsen TISIP Resymé: I denne leksjonen ser vi på kontrollenheten. s funksjon diskuteres, og vi ser på de to måtene en kontrollenhet kan bygges
DetaljerINF3430/4431. VHDL byggeblokker og testbenker
INF3430/4431 VHDL byggeblokker og testbenker Entity/architecture Innhold Strukturelle design (nettliste) Generics Configurations Operatorer-Operator prioritet (precedence) Datatyper Bit / IEEE1164 std_ulogic
DetaljerTDT4160 Datamaskiner Grunnkurs 2008. Gunnar Tufte
1 TDT4160 Datamaskiner Grunnkurs 2008 Gunnar Tufte 2 I dag Kva er inni 8051, P4 og UltraSparc Digital logic level (start kapitel 3) VIKTIG MELDING Alle som har brukt NTNU-passord for AoC pålogging må skifte
DetaljerIN1020. Sekvensiell Logikk
IN12 Sekvensiell Logikk Hovedpunkter Definisjoner Portforsinkelse Praktiske Eksempler Latch SR D Flip-Flop D JK T Tilstandsmaskiner Tilstandsdiagrammer og tilstandstabeller Omid Mirmotahari 2 Definisjoner
DetaljerINF1400. Sekvensiell logikk del 1
INF1400 Sekvensiell logikk del 1 Hovedpunkter Låsekretser (latch er) SR latch med NOR-porter S R latch med NAND-porter D-latch Flip-flop Master-slave D-flip-flop JK flip-flop T-flip-flop Omid Mirmotahari
DetaljerKONVENSJONELLE latcher og vipper i CMOS blir gjennomgått.
el 11: Latcher og vipper 1 NGVAR BERG I. Innhold KONVENSJONELLE latcher og vipper i CMOS blir gjnomgått. Latcher som styres av to klokkefaser og klokkepulser blir diskutert. Lacher og vipper med, og able
DetaljerDagens tema. Dagens tema hentes fra kapittel 3 i Computer Organisation and Architecture. Sekvensiell logikk. Flip-flop er. Tellere og registre
Dagens tema Dagens tema hentes fra kapittel 3 i Computer Organisation and Architecture Sekvensiell logikk Flip-flop er Tellere og registre Design av sekvensielle kretser (Tilstandsdiagram) 1/19 Sekvensiell
DetaljerINF1400. Sekvensiell logikk del 1
INF4 Sekvensiell logikk del Hovedpunkter Låsekretser (latch er) SR latch med NOR-porter S R latch med NAN-porter -latch Flip-flop Master-slave -flip-flop JK flip-flop T-flip-flop Omid Mirmotahari 3 efinisjoner
DetaljerDagens temaer. temaer hentes fra kapittel 3 i Computer Organisation. av sekvensielle kretser. and Architecture. Tilstandsdiagram.
Dagens temaer 1 Dagens Sekvensiell temaer hentes fra kapittel 3 i Computer Organisation and Architecture logikk Flip-flop er Design av sekvensielle kretser Tilstandsdiagram Tellere og registre Sekvensiell
DetaljerINF3430/4431 Høsten Laboppgave 2 VHDL-programmering Funksjoner og prosedyrer/bibliotek Styring av sjusegmenter
INF343/443 Høsten 2 Laboppgave 2 VHDL-programmering Funksjoner og prosedyrer/bibliotek Styring av sjusegmenter Innledning. Målene med denne laboppgaven er å lære om subprogrammer og biblioteker i VHDL
DetaljerSIE 4005, 8/10 (3. Forelesn.)
SIE 4005, 8/10 (3. Forelesn.) Andre forelesning: litt repetisjon 7.7 Arithmetic / Logic unit 7.8 The Shifter 7.9 Datapath representation 7.10 The control word 7.11 Pipelined datapath Tredje forelesning:
DetaljerINF3430. VHDL byggeblokker og testbenker
INF3430 VHDL byggeblokker og Innhold Entity/architecture Strukturelle design (nettliste) Generics Configurations Operatorer-Operator prioritet (precedence) Datatyper Bit / IEEE1164 std_ulogic /std_logic
DetaljerEn mengde andre typer som DVD, CD, FPGA, Flash, (E)PROM etc. (Kommer. Hukommelse finnes i mange varianter avhengig av hva de skal brukes til:
2 Dagens temaer Dagens 4 Sekvensiell temaer hentes fra kapittel 3 i Computer Organisation and Architecture Design Flip-flop er av sekvensielle kretser Tellere Tilstandsdiagram og registre Sekvensiell Hvis
DetaljerSynkron logikk. Sekvensiell logikk; to typer:
Sekvensiell logikk De fleste digitale systemer har også minneelementer (f.eks flipflopper) i tillegg til kombinatorisk logikk, og kalles da sekvensiell logikk Output i en sekvensiell krets er avhengig
DetaljerDagens temaer. Dagens temaer hentes fra kapittel 3 i læreboken. Oppbygging av flip-flop er og latcher. Kort om 2-komplements form
Dagens temaer Dagens temaer hentes fra kapittel 3 i læreboken Oppbygging av flip-flop er og latcher Kort om 2-komplements form Binær addisjon/subtraksjon Aritmetisk-logisk enhet (ALU) Demo av Digital Works
DetaljerOppsummering av digitalteknikkdelen
Oppsummering av digitalteknikkdelen! Følgende hovedtemaer er gjennomgått! Boolsk Algebra! von Neuman-arkitektur! Oppbygging av CPU! Pipelining! Cache! Virtuelt minne! Interne busser 09.05. INF 1070 1 Boolsk
DetaljerUNIVERSITETET I OSLO
UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i: INF1400 Digital teknologi Eksamensdag: 5. desember 2005 Tid for eksamen: 9-12 Vedlegg: Tillatte hjelpemidler: Oppgavesettet er
DetaljerRepetisjon digital-teknikk. teknikk,, INF2270
Repetisjon digital-teknikk teknikk,, INF227 Grovt sett kan digital-teknikk-delen fordeles i tre: Boolsk algebra og digitale kretser Arkitektur (Von Neuman, etc.) Ytelse (Pipelineling, cache, hukommelse,
DetaljerRequest for information (RFI) Integrasjonsplattform
Request for information (RFI) Integrasjonsplattform Trondheim kommune Trondheim kommune har initiert et prosjekt for å etablere en ny integrasjonsplattform TIP (Trondheim kommune Integrasjons Plattform).
DetaljerDagens temaer. Architecture INF ! Dagens temaer hentes fra kapittel 3 i Computer Organisation and. ! Kort repetisjon fra forrige gang
Dagens temaer! Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture! Kort repetisjon fra forrige gang! Kombinatorisk logikk! Analyse av kretser! Eksempler på byggeblokker! Forenkling
DetaljerUNIVERSITETET I OSLO
UNIVERSITETET I OSLO et matematisk-naturvitenskapelige fakultet Eksamen i: INF1400 igital teknologi Eksamensdag: 3. desember 2008 Tid for eksamen: 14:30 17:30 Oppgavesettet er på 5 sider Vedlegg: 1 Tillatte
DetaljerForelesning 6. Sekvensiell logikk
Forelesning 6 Sekvensiell logikk Hovedpunkter Låsekretser (latch er) SR latch bygget med NOR S R latch bygget med NAN latch Flip-Flops Master-slave flip-flop JK flip-flop T flip-flop 2 efinisjoner Kombinatorisk
DetaljerINF3430/4430. Grunnleggende VHDL
INF3430/4430 Grunnleggende VHDL 26.09.2005 20.57 Agenda Entity/architecture Strukturelle design (netlist) Generics Configurations Operatorer-Operator presedence Datatyper Bit / IEEE1164 Std_ulogic /std_logic
DetaljerINF2270. Sekvensiell Logikk
INF227 Sekvensiell Logikk Hovedpunkter Definisjoner Portforsinkelse Shift register Praktiske Eksempler Latch SR D Flip-Flop D JK T Tilstandsmaskiner Tilstandsdiagrammer Reduksjon av tilstand Ubrukte tilstander
DetaljerINF 3430/4430. UNISIM, SIMPRIM og Vital-bibliotekene Xilinx Corelib Test og design for testbarhet
INF 3430/4430 UNISIM, SIMPRIM og Vital-bibliotekene Xilinx Corelib Test og design for testbarhet 14.11.2005 Agenda Xilinx UNISIM biblioteker Xilinx SIMPRIMS Xilinx Corelibs Vital-VHDL initiative towards
DetaljerForelesning 8. CMOS teknologi
Forelesning 8 CMOS teknologi Hovedpunkter MOS transistoren Komplementær MOS (CMOS) CMOS eksempler - Inverter - NAND / NOR - Fulladder Designeksempler (Cadence) 2 Halvledere (semiconductors) 3 I vanlig
DetaljerTDT4160 Datamaskiner Grunnkurs 2011. Gunnar Tufte
1 TDT4160 Datamaskiner Grunnkurs 2011 Gunnar Tufte 2 Kapittel 3: Digital logic level 3 Nivå 0: Digtalekretsar Fundamentale komponentar AND, OR, NOT,NAND, NOR XOR porter D-vipper for lagring av ett bit
DetaljerINF 3430/4430. UNISIM, SIMPRIM og Vital-bibliotekene Xilinx Corelib Test og design for testbarhet
INF 3430/4430 UNISIM, SIMPRIM og Vital-bibliotekene Xilinx Corelib Test og design for testbarhet 04.11.2007 Agenda Xilinx UNISIM biblioteker Xilinx SIMPRIMS Xilinx Corelibs Vital-VHDL initiative towards
DetaljerLøsningsforslag INF1400 H04
Løsningsforslag INF1400 H04 Oppgave 1 Sannhetstabell og forenkling av Boolske uttrykk (vekt 18%) I figuren til høyre er det vist en sannhetstabell med 4 variable A, B, C og D. Finn et forenklet Boolsk
DetaljerINF3430/4430. Grunnleggende VHDL. 11-Sep-06
INF3430/4430 Grunnleggende VHDL 11-Sep-06 Agenda Entity/architecture Strukturelle design (netlist) Generics Configurations Operatorer-Operator presedence Datatyper Bit / IEEE1164 Std_ulogic /std_logic
DetaljerDet matematisk-naturvitenskapelige fakultet. INF4431 Digital systemkonstruksjon
Side 1 UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i: INF4431 Digital systemkonstruksjon Eksamensdag: 7. desember 2011 Tid for eksamen: 9-13 Oppgavesettet er på 11 sider Vedlegg:
DetaljerITPE2400/DATS2400: Datamaskinarkitektur
ITPE2400/DATS2400: Datamaskinarkitektur Forelesning 6: Mer om kombinatoriske kretser Aritmetikk Sekvensiell logikk Desta H. Hagos / T. M. Jonassen Institute of Computer Science Faculty of Technology, Art
DetaljerDagens temaer. Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture. Kort repetisjon fra forrige gang. Kombinatorisk logikk
Dagens temaer Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture Kort repetisjon fra forrige gang Kombinatorisk logikk Analyse av kretser Eksempler på byggeblokker Forenkling
DetaljerDigital logic level: Oppsummering
1 Digital logic level: Oppsummering 2 Nivå 0: Digtalekretsar Ai Bi Ci-1 Fundamentale komponentar AND, OR, NOT,NAND, NOR XOR porter D-vipper for lagring av ett bit Samansette komponentar Aritmetiske kretsar
DetaljerKapittel 6. Høynivå møter lavnivå Fra C til assembly Fra assembly til maskinkode Linking og lasting
Kapittel 6 Høynivå møter lavnivå Fra C til assembly Fra assembly til maskinkode Linking og lasting CISC eller RISC Komplekst eller enkelt. Hva er raskest? Pipelining Smart bruk av registre Kode for lavt
DetaljerGenerell informasjon
Introduksjon Oppgave Tittel Oppgavetype Generell informasjon Dokument 1.1 Kompendiet Langsvar Arkitektur Oppgave Tittel Oppgavetype 2.1 Pipeline Flervalg (flere svar) 2.2 Boolsk Algebra Flervalg (flere
DetaljerUNIVERSITETET I OSLO
UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i: INF1400 Digital teknologi Eksamensdag: 3. desember 2008 Tid for eksamen: 14:30 17:30 Oppgavesettet er på 5 sider Vedlegg: 1 Tillatte
DetaljerDel 11: Latcher og vipper
el 11: Latcher og vipper NGVAR BERG I. Innhold Konvsjonelle latcher og vipper i CMOS blir gjnomgått. Latcher som styres av to klokkefaser blir diskutert. Lacher og vipper med, og able blir prestert. Latcher
DetaljerINF 3430/4430. Simuleringsmetodikk
INF 3430/4430 Simuleringsmetodikk 02.11.2005 Agenda Event driven simulation Simulering av VHDL-modeller Selvtestende testbenker Verifikasjon av syntetisert/plassert design mot RTL-kode Fil-operasjoner
DetaljerINF 3430/4430. Simuleringsmetodikk
INF 3430/4430 Simuleringsmetodikk Innhold Event driven simulation Simulering av VHDL-modeller Selvtestende testbenker Fil-operasjoner Eksempel på SRAM modell og simulering av lesing fra denne INF3430 Side
DetaljerMAX MIN RESET. 7 Data Inn Data Ut. Load
UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i IN 240 çç Digital Systemkonstruksjon Eksamensdag: 6. desember 2000 Tid for eksamen: 9.00 ç 15.00 Oppgavesettet er p 5 sider. Vedlegg:
DetaljerINF Test og design for testbarhet
INF 3430 Test og design for testbarhet Innhold Verifikasjon og testing Design for testbarhet Ad hoc forbedringer Strukturelt design for test Built-in self test Boundary scan (IEEE1149.1) INF3430 Side 2
DetaljerSystem integration testing. Forelesning Systems Testing UiB Høst 2011, Ina M. Espås,
System integration testing Forelesning Systems Testing UiB Høst 2011, Ina M. Espås, Innhold Presentasjon Hva er integration testing (pensum) Pros og cons med integrasjonstesting Når bruker vi integration
DetaljerINF1400 Kap4rest Kombinatorisk Logikk
INF4 Kap4rest Kombinatorisk Logikk Hovedpunkter Komparator Dekoder/enkoder MUX/DEMUX Kombinert adder/subtraktor ALU FIFO Stack En minimal RISC - CPU Komparator Komparator sammenligner to tall A og B 3
DetaljerTilstandsmaskiner (FSM) Kapittel 5
Tilstandsmaskiner (FSM) Kapittel 5 1) Sette opp tilstandsdiagram Tradisjonell konstruksjonsmetode 2) Sette opp tilstandstabell ut fra tilstandsdiagrammet Nåværende tilstand (PS) og input Neste tilstand
DetaljerINF 3430/4431. Simuleringsmetodikk
INF 3430/4431 Simuleringsmetodikk Innhold Event driven simulation Simulering av VHDL-modeller Selvtestende testbenker Fil-operasjoner Eksempel på SRAM modell og simulering av lesing fra denne INF3430/4431
DetaljerINF1510: Bruksorientert design
INF1510: Bruksorientert design Ukeoppgaver i Arduino - uke 1 Vår 2017 Innhold 1. Elektrisitet 2 1.1. Kretsbygging 2 1.2. Komponenter 2 1.3. Dårlige kretser 3 1.4. Analoge og Digitale signaler 4 1.5. Likestrøm
DetaljerMIK 200 Anvendt signalbehandling, 2012. Lab. 5, brytere, lysdioder og logikk.
Stavanger, 25. januar 2012 Det teknisknaturvitenskapelige fakultet MIK 200 Anvendt signalbehandling, 2012. Lab. 5, brytere, lysdioder og logikk. Vi skal i denne øvinga se litt på brytere, lysdioder og
DetaljerEKSAMEN I FAG TFE4101 KRETS- OG DIGITALTEKNIKK
Side 1 av 13 INSTITUTT FOR ELEKTRONIKK OG TELEKOMMUNIKASJON EKSAMEN I FAG TFE4101 KRETS- OG DIGITALTEKNIKK Faglig kontakt: Peter Svensson (1 3.5) / Kjetil Svarstad (3.6 4) Tlf.: 995 72 470 / 458 54 333
DetaljerIEC Utvalg av endringer i ny versjon
1 IEC 61508 - Utvalg av endringer i ny versjon Mary Ann Lundteigen Professor, NTNU (www.ntnu.edu/ross/rams/maryann ) Sikkerhetssystemkonferansen 2010 18-19. November. 2 Bakgrunn og målsetning IEC 61508
DetaljerSTE6221 Sanntidssystemer LØSNINGSFORSLAG TIL KONTINUASJONSEKSAMEN
HØGSKOLEN I NARVIK Avdeling for teknologi MSc.-studiet EL/RT STE6221 Sanntidssystemer LØSNINGSFORSLAG TIL KONTINUASJONSEKSAMEN Tid: Fredag 18.08.2006, kl: 09:00-12:00 Tillatte hjelpemidler: Godkjent programmerbar
DetaljerWORKSHOP BRUK AV SENSORTEKNOLOGI
WORKSHOP BRUK AV SENSORTEKNOLOGI MIKROKONTROLLERE - ARDUINO KURS 27.08.16 ANALOG - DIGITAL FRA VARIASJONER AV STRØMSTYRKE TIL TALL ARDUINO BRUKES TIL Å UTFØRE SLIK KONVERTERING STRØM/TALL ELLER TALL/STRØM
DetaljerLåsekretser (latch er) SR latch bygget med NOR S R latch bygget med NAND D latch. Master-slave D flip-flop JK flip-flop T flip-flop
Hovedunkter Kaittel 5 ekvensiell logikk Låsekretser (latch er) R latch bygget med NOR R latch bygget med NAN latch Fli-Flos Master-slave fli-flo JK fli-flo flo T fli-flo 2 Kombinatorisk logikk efinisjoner
DetaljerINF1400. Tilstandsmaskin
INF4 Tilstandsmaskin Hovedpunkter Tilstandsmaskin Tilstandstabell Tilstandsdiagram Analyse av D-flip-flop tilstandsmaskin Reduksjon av antall tilstander Tilordning av tilstandskoder Designprosedyre for
DetaljerDel 10: Sekvensielle kretser YNGVAR BERG
el 10: Sekvensielle kretser YNGVAR BERG I. Innhold Grunnleggende problematikk ved sekvensiering blir gjennomgått. Sekvenseringsmetoder med vipper, tofase transparente latcher og latcher som styres av klokkepulser
DetaljerLab 5 Enkle logiske kretser - DTL og 74LS00
Universitetet i Oslo FYS1210 Elektronikk med prosjektoppgave Lab 5 Enkle logiske kretser - DTL og 74LS00 Sindre Rannem Bilden 4. april 2016 Labdag: Tirsdag Labgruppe: 3 Oppgave 1: Funksjonstabell En logisk
DetaljerINF3430/4431. Introduksjon til VHDL Spartan starterkit Spartan-3 FPGA
INF3430/4431 Introduksjon til VHDL Spartan starterkit Spartan-3 FPGA Agenda Hva skal vi gjøre i INF3430/4431? VDHL simulering/syntese Place & Route til FPGA Prøve ut design i ekte hardware Hvorfor VHDL
DetaljerINF1400. Karnaughdiagram
INF4 Karnaughdiagram Hvor er vi Vanskelighetsnivå Binær Porter Karnaugh Kretsdesign Latch og flipflopp Sekvensiell Tilstandsmaskiner Minne Eksamen Tid juleaften Omid Mirmotahari 2 Hva lærte vi forrige
DetaljerGJENNOMGANG UKESOPPGAVER 9 TESTING
GJENNOMGANG UKESOPPGAVER 9 TESTING INF1050 V16 KRISTIN BRÆNDEN 1 A) Testing viser feil som du oppdager under kjøring av testen. Forklar hvorfor testing ikke kan vise at det ikke er flere gjenstående feil.
DetaljerLØSNINGSFORSLAG 2006
LØSNINGSFORSLAG 2006 Side 1 Oppgave 1), vekt 12.5% 1a) Bruk Karnaughdiagram for å forenkle følgende funksjon: Y = a b c d + a b c d + a b cd + a bc d + a bc d + ab c d + ab cd ab cd 00 01 11 10 00 1 1
DetaljerNeste generasjon ERP-prosjekter
Neste generasjon ERP-prosjekter Jan-Olav Arnegård 27. okt 2016 Nøkkeltall 2015 22 Land der vi er direkte representert 36 BearingPoint-kontorer 67 Kontorer der vi er representert via vår globale alliansepartnere
DetaljerPXT: Spå fremtiden med bilder
PXT: Spå fremtiden med bilder Skrevet av: Helene Isnes Kurs: Microbit Tema: Elektronikk, Blokkbasert, Spill Fag: Kunst og håndverk, Matematikk, Programmering Klassetrinn: 5.-7. klasse, 8.-10. klasse, Videregående
DetaljerForskningsmetoder i informatikk
Forskningsmetoder i informatikk Forskning og Essay Forskning er fokus for Essay og Masteroppgave Forskning er ulike måter å vite / finne ut av noe på Forskning er å vise HVORDAN du vet/ har funnet ut noe
DetaljerSIE 4005, 9/10 (4. Forelesn.)
SIE 4005, 9/10 (4. Forelesn.) Tredje forelesning: 8.1 The control unit 8.2 Algorithmic state machines 8.3 Design example: Binary multiplier 8.4 Hardwired Control Fjerde forelesning: litt repetisjon 8.4
DetaljerKapittel 5 - Advanced Hypertext Model Kapittel 6 - Overview of the WebML Development Process
INF 329 Web-teknologier Kapittel 5 - Advanced Hypertext Model Kapittel 6 - Overview of the WebML Development Process Navn: Bjørnar Pettersen bjornarp.ii.uib.no Daniel Lundekvam daniell.ii.uib.no Presentasjonsdato:
DetaljerFortsetelse Microarchitecture level
1 Fortsetelse Microarchitecture level IJVM 2 Implementasjon Detaljar for å utføre instruksjonssettet Ein gitt implementasjon har ein gitt yting Endre ytinga Teknologi (prosess) Transistor implementasjon
DetaljerRETT OG SLETT LOGO GODE TIPS FOR DEG SOM SKAL KJØPE LOGO
RETT OG SLETT LOGO GODE TIPS FOR DEG SOM SKAL KJØPE LOGO Innhold Innhold 2 Intro 3 Formålet med en logo 4 1. En logo er ikke kunst 5 2. En logo skal ikke beskrive din bedrift 6 3. En logo skal være lønnsom
DetaljerEksempel - DPS som en koreografi som nyttiggjør seg EHF - hvilke systemtilpasninger kreves? Wenche Ludviksen Sæther
Eksempel - DPS som en koreografi som nyttiggjør seg EHF - hvilke systemtilpasninger kreves? Wenche Ludviksen Sæther 1500-1530 Hva og hvorfor Dynamisk innkjøpsordning (DPS) 1/2 Er en fullt ut elektronisk
DetaljerDet matematisk-naturvitenskapelige fakultet
Side 1 UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i: INF1400 Eksamensdag: 5/12-2006 Tid for eksamen: 15:30 18:30 Oppgavesettet er på: 5 sider Vedlegg: Ingen Tillatte hjelpemidler:
DetaljerINF3400 Digital Mikroelektronikk Løsningsforslag DEL 10
INF3400 igital Mikroelektronikk Løsningsforslag EL 10 YNGVAR BERG el 10: Sekvensielle kretser Soner for ikke overlapp I. Oppgaver A. Oppgave 7.1 TC/2 Term t ccq 35ps 35ps t pcq 50ps 50ps t pdq 40ps t setup
DetaljerMateriell. Dialogkonferanse Bård Henrik Sørensen, Rådgiver materiell Jon Stenslet, Leder materiell og anlegg
Materiell Dialogkonferanse 20.06.2019 Bård Henrik Sørensen, Rådgiver materiell Jon Stenslet, Leder materiell og anlegg Presentasjon dialogkonferanse 20.06.2019 Materiell Fokus områder i dag Overgang til
DetaljerForelesning 5. Diverse komponenter/større system
Forelesning 5 Diverse komponenter/større system Hovedpunkter Komparator Dekoder/enkoder MUX/DEMUX Kombinert adder/subtraktor ALU En minimal RISC - CPU 2 Komparator Komparator sammenligner to 4 bits tall
Detaljer7 tegn på at dere bør bytte forretningssystem
7 tegn på at dere bør bytte forretningssystem Å bytte forretningssystem er en beslutning som modner over tid. En rekke problemstillinger har ført til at dere stiller kritiske spørsmål ved løsningen dere
DetaljerI dag. Minne typar Minne mot bussar (fysisk grensesnitt generelt) Meir buss
1 I dag Minne typar Minne mot bussar (fysisk grensesnitt generelt) Meir buss 2 3 Lagerhierarki 4 Minne type: Aksess 5 Minne type: Aksess Synkron / Asynkron Synkron Inn/ut lesing av data følgjer klokka
Detaljer