befinner seg. Deretter leses instruksjonen fra i registerfilen ved ny stigende klokkepuls.

Transkript

1 SIE 4005, 15/10 (5. Forelesn.) Andre forelesning: litt repetisjon 8.4 Hardwired Control 8.7 Microprogrammed Control 8.8 A simple computer architecture Femte forelesning: noe repetisjon. 8.9 Single-Cycle Hardwired Control 8.10 Multiple-Cycle Microprogrammed Control 8.11 Pipelined Control. En-sykel datamaskin (Kap. 8-9, s. 429) Computer med hardwired control som henter en addresse fra minnet og utfører denne i løpet av en klokkesykel er vist i i fig. 8-23, s Sekvensielle komponenter er vist i blått. Hvilke steg som kan inngå i en slik klokkesykel er vist i mer detalj i fig side 436; Ved en stigende klokkeflanke inneholder programtelleren addressen til den minnelokasjonen der aktuell instruksjon befinner seg. Deretter leses instruksjonen fra instruksjonsminnet og til slutt lagres resultatet i registerfilen ved ny stigende klokkepuls. Innledning, side Ved en stigende klokkeflanke inneholder programtelleren addressen til den minnelokasjonen der aktuell instruksjon befinner seg. Programtelleren peker på den aktuelle addressen i instruksjonsminnet (kombinatorisk), som resulterer i at instruksjonen, med 16 bit bredde, når instruksjonsdekoderen. Utgangene fra instruksjonsdekoderen går i tillegg til EXTEND og ZERO FILL, som sørger for addresse offset til PC og Constant input for datapath en. Zero fill plasserer 13 oer til venstre for operandfeltet i instruksjonen for å danne en 16-bit unsigned operand. Eks: Operand verdi 111 blir , eller +7. Instruksjons dekoder for ensykelmaskin (side ) Kombinatorisk krets som gir alle kontrollord for datapath basert på innholdet i instruksjonens ulike felter. (Instruksjon inn gir kontrollord ut, som vist i fig. 8-24, side 432.) Noen av feltene i kontrollordet (på utgangen) kan fås direkte fra innholdet i instruksjonen (inng.), mens andre trenger logikk. Dette gjelder de fleste av single-bit feltene i kontrollordet. PC oppdateres hver klokkesykel. Hvis jump eller branch er tatt i forhenværende klokkesyklus blir ny PC-verdi summen av foregående PC-verdi og sign-extended addresse offset. I motsatt fall inkrementeres PC med 1. De ulike instruksjonene er her gruppert i ulike funksjonstyper, og de første 3 bitene av opcode benyttes for å skille mellom disse ulike typene. Jump eller branch oppstår dersom bit 13 = 1, og i så fall inneholder bit 11 9 informasjon om hvilket statusbit som er betingelsen for branch, i henhold til tabell side 431. I tab. 8-7 side 433 er funksjonstypene skilt basert på hvilke HWressurser de benytter. Instruksjons dekoder for ensykelmaskin (side ) Bit ble tilordnet som i tab. 8-7 side 433 for å minimere mengden logikk nødvendig for å implementere dekoderen. Verdiene av alle ENKELTBIT-feltene i kontrollordet på dekoderens utgang ble funnet ut fra funksjonstyper og satt inn som i tab Merk at det er enkelte don t care tilstander. Eks; Bit 15=b15, osv.. : MB = b15b14 b13 +b15b14 b13+b15b14b13 +b15b14b13= b15b14 (b13 +b13) + b15b14(b13 +b13) = b15b14 b15b14 = b15(b14 +b14)=b15 ingen logikk i dette tilf. MW=b15 b14b13 Dekoder logikk og FS feltet i kontrollordet (s. 432) For alle instruksjoner bortsett fra branch og jump går bit 9-13 fra instruksjonen på inngangen til dekoderen uforandret gjennom til FS feltet (Se for eksempel s. 372) i kontrollordet (utg). (Dette er også gjenspeilet i tab. 8-7 s. 433) For branch og jump er bit15 og bit14 begge 1, så i det tilfellet er PL=1 (Se tab. 8-7). PL=1 inverteres i instruksjonsdekoderen slik at en av inngangene på 6-input AND porten i skjema s. 432 blir 0. Dette gir FS= Ved conditional branch, som branch on zero må verdien i source register A passere gjennom ALU slik at status bitene kan evalueres (Eks finnes s. 428; In location 55 )

2 Sample instructions and program (s. 433), ADI Add immediate operand Anta 1. Instruksjon ADI med opcode ; Add immediate operand, fra tab. 8-8 Six instructions for the single-cycle computer, s Kontrollord bit på utgangen av instruksjonsdekoderen har da verdiene MB=RW=1 og MD=MW=0. Funksjonen; R[DR] R[SA]+zf(2:0). De tre siste bitene i instruksjonen fylles ut til 16 bit av zero fill. MB=1 gjør at denne verdien plasseres på buss B (kan sees av fig. 8-23). MD=0 velger Function Unit. De siste 5 bitene av opcode; spesifiserer FS-feltet, og operasjonen A + B (tilsvarende tab 7-11 s. 373). Så, zero-filled verdi på buss B adderes til innholdet av register SA, med resultatet ut på buss D. Siden RW=1 skrives resultatert til register DR. MW=0 tilsier at resultatet ikke skrives til memory. Alt skjer i løpet av en klokkesykel. Ved starten av neste klokkepuls er destinasjonsregisteret skrevet og PC er inkrementert og peker på neste instruksjon. Sample instructions and program (s. 433), BRZ Branch on zero Tab. 8-8 gir BRZ opcode MB=1 betyr at man skal ha en konstant inn, ved å studere fig 8-23 blokkdiag. MD=0 betyr at resultat kommer fra function unit i blokkdiag. RW=0 medfører at resultat ikke skal skrives til register file. MW=0 betyr at resultat ikke skal skrives til data memory. PL=1 betyr FS = Se for eksempel dekoderen s Vi har conditional branch. Bitene 9.10,11 = 011, som betyr branch on zero i følge tabellen på side 431. Instruksjonsformat finnes på side 425. If R[SA]=0 : PC=PC+ se AD ( se : sign extended 6-bit address field (2xAD)) else PC=PC+1. Sample instructions and program (s. 435), aritmetisk uttrykk 82 (2+3) Antar at R3 inneholder 248, og at lokasjon 248 i minnet inneholder 2, lokasjon 249 i minnet inneholder 83, og at resultatet skal plasseres i lokasjon 250. Program funksjon (tab. 8-8) kommentar LD R1, R3 R[DR] M[R[SA]] R1 = 2 ADI R1, R1, 3 R[DR] [R[SA]]+zfI(2:0) R1=2+3=5 NOT R1, R1 R[DR] [R[SA]] R1 = -5 INC R3, R3 R3 = 249 LD R2, R3 R[DR] M[R[SA]] R2 = 83 ADD R2, R2, R1 R2 = 83+(-5)=78 INC R3, R3 R3 = 250 ST R3, R2 M[R[SA]] R[SB] M[250]=78 Subtraksjon ved å ta 2 er komplementet til (2+3) og addere til 83. Hvis et registerfelt (jfr instr. format s. 425) ikke benyttes i en instruksjon utelates symbolsk verdi. Sample instructions and program (s. 433), NOT Complement Opcode er , for operasjonen NOT. RW=1, MB=MD=MW=PL=JB=0 PL=JB=0 betyr ingen jump- eller branchinstruksjoner blir FS-feltet (, og i likhet med tabell s. 373 betyr det F=A ) I henhold til tabell 8-8 er operasjonen complement, R[DR] R[SA] FS velger operasjon i Function Unit, MD=0 setter resultatet ut på Buss D. (MW=0 betyr at skriving til data memory ikke skjer.) Resultatet skrives til register file, da RW=1. Single-cycle computer begrensninger Ikke velegnet for å utføre komplekse operasjoner. For eksempel for en operasjon som utfører unsigned binær multiplikasjon vha add-and-shift algoritme er det umulig å få gjort dette i en enkelt klokkesyklus. (Kontroll som tillater multiple klokkesykler for utførelse av ulike instruksjoner trenges ( kap. 8-10)). Single-cycle computer har to adskilte minner for henholdsvis instruksjoner og data. Relativt lav maksimal klokkefrekvens, noe som er uønsket i for eksempel en moderne computer CPU. (Om ikke forsinkelser kan reduseres vesentlig kan pipelining hjelpe. (-> kap. 8-11)) Blokkskjema i fig. 8-10, med modifisert datapath og minne i forhold til single-cycle hardwired control, tilpasset mer komplekse instruksjoner. Separat instruksjons- og data-minne (i fig. 8-22) er erstattet med et enkelt minne, M. For å hente instruksjoner er programteller ( PC ) addressekilden for minnet. For henting av data er buss A addressekilden. Mux M velger blant disse to. Siden instruksjoner fra minne behøves i kontrollenheten er det lagt til forbindelse mellom minne, M, sin utgang og kontrollenheten. For å dekke behov for mellomlagring av resultater når data generert i en klokkesykel trenges senere er det lagt til et ekstra mellomlagringsregister, R8.

3 For addressering av R8 har registerfilen et bit i tillegg, i tilknytning til sine addresseinnganger SA, SB, SR, som kan kombineres med de nye 1-bit kontrollsignalene TA, TB, TD. TA=0; AA= 0 SA gir addressering av ett av R0,,R7. TA=1 ; AA addresserer R8. Format for mikroinstruksjon kontrollord er vist i fig. 8-27, s Tabell 8-9 viser spesifikasjon for ny datapath med kontrollsignaler MED MER, TA, TB og TD. Multiple-Cycle Microprogrammed Control (kap. 8-10, s. 440) Merk at tre av feltene i kontrollordet, DA, AA og BA ikke lengre befinner seg i mikroinstruksjonsformatet i fig. 8-27, men går direkte fra IR som DR, SA og SB, som man kan se av blokkdiagrammet i fig Dette bidrar til reduksjon av mikroinstruksjonskontrollordet. Mikroprogram kontrollen i fig har en struktur som likner den for binær multiplikator (fig. 8-19). Mikroinstruksjon kontrollord lagres i et kontrollminne som addresseres av CAR ( Control Address Register ) Om CAR lastes eller inkrementeres avgjøres av neste-addresse-logikk. Microprogram Design (kap. 8-10, s. 440) (Bakgrunnstoff for skriving av mikroprogrammer er til stede på basis av det M&K har tatt opp fram til og med s. 440.) ASM-diagram benyttes for å beskrive register transfers og sekvensiering av mikroinstruksjoner nødvendige for å implementere fetch & execute av et lite sett instruksjoner. Prosessering av instruksjoner skjer i to trinn.. Når instruksjonen utføres over flere klokkesykler benyttes et instruction register IR. Dette har et load-enable signal IL inngår i kontrollordet. På tilsvarende vis har PC fått et increment enable signal PI, siden denne oppdaters kun ved instr. fetch. PC load signalet PL tillater lasting av PC + se AD inn i programteller. Logikk som tar hånd om status-bit i mikroprogramkontrollen (beskrevet senere) overflødiggjør branch-logikk fra single-cycle computeren. Multiple-Cycle Microprogrammed Control (kap. 8-10, s. 440) MUX C benyttes for valg av CAR addresse, fra 8-bits innholdet i neste-addresse-feltet NA, eller 7-bit opcode feltet i IR, med en 0 lagt til i posisjonen lengst til venstre. Opcode lastet i CAR peker på starten av mikroprogrammet i kontrollminnet som benyttes for å utføre instruksjonen. (eks: opcode (LD) tilsier at addressen der mikroprogrammet starter er ) CAR load eller increment bestemmes vha MUX S med 3 select inng. En av 8 desisjonsvariabler velges basert på MS. MUX utgang=0; CAR lastes. MUX utg.=1; CAR inkrementeres, og neste kontrolladdresse kommer i så fall fra MUX C. Mer informasjon i tabell 8-10, s To trinn i prosessering av instruksjon (kap. 8-10, s. 440): 1)Instruction fetch; IF-tilstanden i ASM-diag. (s. 442) ; IR M[PC], PC PC +1. PC har addr. til instr. i minne, M. Denne addressen påtrykkes minnet, og ordet lest fra minnet lastes i IR på klokkepulsen som ender IF-tilstanden. Samme klokkepuls oppdaterer PC og gjør at neste tilstand blir EX0. 2) Instruction execute; I EX0 lastes en 0 etterfulgt av opcode inn i CAR. Binærkodene assosiert med de ulike tilstandene er innholdet i CAR, som sammen med innhold i IR representerer kontrollenhetens tilstand. CAR addresserer 128 ulike lokasjoner avhengig av 7-bit opcode i IR. De 128 ulike addressene representerer starten på 128 potensielle mikroprogrammer, en for hver instruksjon som kan spesifiseres av opcode. Instruksjoner i ASM-diagram (kap. 8-10, s. 443): ADI; ADD immediate trenger i likhet med de andre som er vist i ASM-diag. S. 442 bare en tilstand i tillegg til IF og EX0 for å utføres. Her kalles tilstanden ADI og har 0 fulgt av opcode i CAR. LD & ST ; Opcode er load og laster ord fra minne addressert av innholdet i SA til register DR. Store /ST lagrer innholdet av register SB i minneord addressert av register SA. INC & NOT; Begge bruker instruksjonsfeltet SA for å spesifisere registeret som inneholder source operand og instr. Felt DR for å spesifisere destination register for resultatet. ADD; 2 er komplement addisjon av kilde operandene spesifisert av SA og SB, med resultatet plassert i DR.

4 Instruksjoner i ASM-diagram (kap. 8-10, s. 443): Tabell 8-11 er basert på Fig (ASM) og tabell 8-9 (control word information for datapath) og tabell 8-10 (control information for sequence control fields). Symbolsk mikroprogram i 8-11 er overført til binært i tab Tre klokkesykler for hver instruksjon, mot en for single-cycle computer. Fordeler med multiple-cycle: Færre klokkesykler for å utføre det for eksempel LRI: load register indirect kan utføre. Raskere for mer komplekse operasjoner, eksemplifisert ved shift right multiple (SRM) instr. Pipelined control, kap (1/ ) Klokkeperioden kan bli betydelig kortere ved at registre benyttes til å bryte opp signalveier med lang forsinkelse. Siden frekvensen er omvendt proporsjonal med forsinkelsestiden kan pipelining / samlebåndsprinsippet benyttes for å øke throughput,som gjør at flere operasjoner kan utføres per tidsenhet. For å illustrere prinsippet benytter læreboka et eksempel med samlebåndsoperasjoner der mennesker utfører ulike operasjoner. Dette er illustrert side 541, i fig Pipelined control (kap. 8-11) (3/ Samlebåndet i figur 8-33 har 4 personer som kan utføre hver sin oppgave for å produsere en gjenstand i et antall. I denne prosessen forutsettes at komponenter og delvis monterte gjenstander lagres i hyller i et lite lager like ved samlebåndet. Uansett forutsettes det at alle komponenter opprinnelig kommer fra et hovedlager ( warehouse ) et stykke unna. Dersom det ikke er nok hyller for delvis fullførte gjenstander sendes de til hovedlageret før de evt trenges senere. Etter fullførelse lagres sluttproduktene i hovedlageret, og operasjoner i forbindelse med dette tas hånd om av tredje trinn i samlebåndet. Pipelined control (kap. 8-11) (4/ Tilsvarende instruction fetch fra instruksjonsminnet er oppgavene som skal utføres på samlebåndet spesifiserte på egne skjema som hentes ut av et skap av en operatør i 1. Trinn av samlebåndet. Denne operatøren benytter teksten på skjema for å fortelle neste person på samlebåndet (person nr. 2 fra venstre i fig. 8-33) sammenstillingsbeskrivelsen og hvilke komponenter som trenges (inkludert frakt fra eller til hovedlageret), og hvilken hylle som skal benyttes for lagring etter operasjonen. Personen på 2. trinn sender nødvendig informasjon for 3. og 4. person videre. Personen på 3. trinn sender informasjonen som behøves av den 4. og siste personen. Pipelined control (kap. 8-11) (5/ En operasjon kompletteres for hvert trinn langs samlebåndet. Når samlebåndet er i drift pågår 4 sammenstillings- eller lageroperasjoner til enhver tid. Hvis man antar at en eneste person ville gjøre hele jobben alene, og hver av de 4 oppgavene tok maksimalt 15 sekunder, ville bare 1 sammenstilling ( produkt ) være ferdig i løpet av 1 minutt. Med det 4-trinns samlebåndet som beskrevet ville produktiviteten per minutt øke med en faktor 4. ; Throughput 4 x større enn med 1 trinn.

5 Pipelined computer basert på single-cycle computer (fig s. 453) Kontrollenheten har fått ett ekstra trinn for instruction fetch trinn 1 i pipeline ( IF ). Instruksjonsdekoding og lesing fra registerfil foregår nå i trinn 2 i pipeline. ( DOF : Decode and Operand Fetch) Functional unit og memory r/w befinner seg i trinn 3 i pipeline ( EX : Execution Stage). Register file write er i pipeline trinn 4 ( WB : Write Back). Registre er lagt til mellom trinnene, for mellomlagring av informasjon. (Disse svarer til muntlige beskjeder nedover samlebåndet fra eksemplet med samlebåndsanalogien til en computer pipeline. ) Fig Worst-case Delay Path in Single-Cycle Computer, forsinkelse i ulike deler (ns): PC (1) -> Instr. Mem.(4) -> Reg. file(3)-> MUX B(1)-> FU or data mem.(4) -> MUX D(1) -> Reg. file write(3) ga max 1/17 ns = 58 MHz. PIPELINED: 5 ns max. Delay per trinn; 1/5ns = 200 MHz OBS: 4x5 ns= 20 ns mot tidligere bare 17 ns dersom bare en instr. utføres. Pipeline Execution Pattern of Register Number Program (fig. 8-35, s. 454) Opptil 4 operasjoner som pågår til enhver tid. Programeksempel: Laster tallene 1,2,,7 i syv registere R1 til og med R7; LDI R1, 1 LDI R2, 2 LDI R3, 3 LDI R4, 4 LDI R5, 5 LDI R6, 6 LDI R7, 7 (7 ulike instruksjoner) Ved enden av 4. Klokkeperiode i fig er 1. Instruksjon ferdig, 2. Instruksjon ¾ ferdig /4 + 1/2 + ¼ = 2.5 instruksjoner i løpet av 20 ns. Hele programmet tar 10 x 5 ns = 50 ns, som er 2.4 ganger raskere enn tilfellet for dingle-cycle computer (se s. 436). I de 4 første klokkesyklene fylles pipelinen. I de tre siste tømmes den. Skal vi finne maksimal ytelsesøkning vi kan oppnå med pipelining i dette tilfellet må vi sammenlikne tilfellet da pipelinen utnyttes fullt ut. Da utfører pipelinen (4X4)/4= 4 instruksjoner. På samme tid utfører single-cycle computeren (med 17 ns max. delay) 20/17 = 1.18 instruksjoner. 4 / 1.18 = 3.4 Så i beste fall utfører den pipelinede computeren 3.4 ganger så mange instruksjoner per tidsenhet som single-cycle utgaven.