Forelesning 6. Sekvensiell logikk

Transkript

1 Forelesning 6 Sekvensiell logikk

2 Hovedpunkter Låsekretser (latch er) SR latch bygget med NOR S R latch bygget med NAN latch Flip-Flops Master-slave flip-flop JK flip-flop T flip-flop 2

3 efinisjoner Kombinatorisk logikk Utgangsverdiene er entydig gitt av nåværende kombinasjon av inngangsverdier Sekvensiell logikk Inneholder hukommelse (låsekretser) Utgangsverdiene er gitt av nåværende kombinasjon av inngangsverdier, samt sekvensen (tidligere inngangs-/utgangsverdier) 3

4 Sekvensiell logikk Sekvensiell krets - generell oversikt 4

5 Eksempel - låsekrets Et eksempel basert på et vanlig behov innen digital design: Ønsker å ha en to-inputs krets med følgende egenskaper: ) Kretsen skal sette utgangen til hvis den får på inngang S. Når inngang S går tilbake til skal utgangen forbli på 2) Kretsen skal resette utgangen til hvis den får på inngang R. Når inngang R går tilbake til skal utgangen forbli på S R 5

6 Praktiske eksempler Logikk som behandler signaler fra fysiske sensorer: Varmefølende persondetektor IR-lys IR sensor / Reset S R Låse krets / 24V relé Alarm sirene Når IR-lyset varierer mottar logikken et ras av kortvarige er pulser (µsek). Logikken skal sette sirenen permanent på på første mottatte puls 6

7 Praktiske eksempler Laserbasert tyveridetektor Laser Lysbrudd Lys sensor / Reset S R Låse krets / 24V relé Alarm sirene Når laserlyset blir brutt mottar logikken en eller flere er pulser. Logikken skal sette sirenen permanent på første mottatte puls 7

8 Praktiske eksempler Touch-bryter S R Låse krets / 24V relé 24V apparat CMOS logikk har meget høy inngangsmotstand. Løse innganger reagerer derfor på statiske spenninger. Når man berører en løs inngang mottar inngangen et ras av spenningspulser i mellom ca..6 til +5.5V. ette kan brukes til å lage en touch-bryter. 8

9 Praktiske eksempler Kontaktprelling fra mekanisk bryter: Mekaniske brytere gir ikke rene logiske nivå ut i overgangsfasen. Slike signal må ofte renses ved bruk av låsekretser. Typisk spenningsforløp 9

10 SR Latch - funksjonell beskrivelse ) Kretsen skal sette til hvis den får på inngang S. Når inngang S går tilbake til skal forbli på 2) Kretsen skal resette til når den får på inngang R. Når inngang R går tilbake til skal forbli på 3) Tilstanden på både S og R brukes normalt ikke S SR S R R låst

11 SR Latch - funksjonell beskrivelse S R SR S R låst

12 SR Latch - funksjonell beskrivelse SR latch en sekvensiell krets S (set) R (reset) Spenning S R SR S R låst Tid 2

13 SR Latch laget ved NOR S Øvre NOR S Nedre NOR R R *Signalet er ikke invertert av for tilstand S=, R= 3

14 SR - analyse Tilstand S=, R=: En NOR port med fast inn på en av inngangene er ekvivalent med NOT S= R= SR S R Øvre NOR S Nedre NOR R Ser bort i fra tilstand S= og R= 4

15 SR - analyse Tilstand S=, R=: En NOR port med fast inn på en av inngangene er ekvivalent med NOT S= R= = SR S R låst Øvre NOR S Nedre NOR R To inverter i ring: stabil låsekrets. Utgangsverdien holdes låst 5

16 SR - analyse Tilstand S=, R=: En NOR port med fast inn på en av inngangene gir alltid ut S= R= = SR S R låst Øvre NOR S Nedre NOR R = 6

17 SR - analyse Tilstand S=, R=: En NOR port med fast inn på en av inngangene gir alltid ut S= R= = SR S R låst Øvre NOR S Nedre NOR R 7

18 SR - analyse Tilstand S=, R=: En NOR port med fast inn på en av inngangene gir alltid ut S= = R= = SR S R låst Øvre NOR S Nedre NOR R I denne tilstanden er utgang ikke den inverterte av. enne tilstanden brukes normalt ikke 8

19 S R Latch S R latch lik funksjon som SR latch, men reagerer på inn (negativ logikk). S (set) R (reset) Spenning S R S R låst Tid Tilstanden S =, R = brukes normalt ikke 9

20 S R Latch laget ved NAN Kretsen kan analyseres på samme måte som for SR latch S S R R S R uforandret 2

21 Synkron logikk I større digitale system har man behov for å synkronisere dataflyten. Til dette bruker vi et globalt klokkesignal. Alle store digitale systemer i dag er synkrone. Eksempel: Pentium4 Uten global synkronisering ville vi hatt totalt kaos 2

22 Latch ataflyten gjennom en latch kontrolleres av et klokkesignal latch: Clk ) Slipper gjennom et digitalt signal så lenge klokkeinngangen er (transparent) 2) I det øyeblikk klokkeinngangen går fra til låser utgangen seg på sin nåværende verdi. Forandringer på inngangen vil ikke påvirke utgangsverdien så lenge klokkesignalet er 22

23 Latch Clk = : kretsen slipper gjennom signalet Clk = : kretsen holder (låser) utgangssignalet Clk Clk Logisk verdi på i det øyeblikk Clk går i fra til bestemmer verdien som holdes på 23

24 Latch - implementasjon Implementasjon ved NAN porter Clk 24

25 Latch - analyse Analyserer virkemåten for 2 tilstander: Tilstand : Clk= NAN med fast på en inngang er ekvivalent med NOT Clk= = = S R 25

26 Latch - analyse Tilstand : Clk= S R = S R ette er en S R latch med inverterte innganger Tilstand S = R oppstår aldri, og kretsen er ekvilalent med en S R eller SR latch 26

27 Latch - analyse Tilstand : Clk= S R SR S R uforandret S og R vil alltid være forskjellige Fra sannhetstabellen ser vi at =S=, kretsen slipper signal rett gjennom (transparent) 27

28 Latch - analyse Analyserer virkemåten for siste tilstand: Tilstand 2: Clk= NAN med på en inngang gir alltid ut Clk= = NAN med på en inngang er ekvivalent med NOT. Får stabil låsekrets. Utgang holdes = 28

29 Flip-Flop er Flip-Flop er kommer i to varianter: Positiv flanketrigget Negativ flanketrigget På en positiv flanketrigget Flip-Flop kan utgangen kun skifte verdi i det øyeblikk klokkesignalet går fra til. Hakk, indikerer flanketrigget Clk På en negativ flanketrigget Flip-Flop kan utgangen kun skifte verdi i det øyeblikk klokkesignalet går fra til. Clk 29

30 Flip-Flop En latch er transparent for Clk= Clk Clk En positiv flanketrigget flip-flop sampler verdien på i det øyeblikk Clk går fra til (positiv flanke). enne verdien holdes fast på utgangen helt til neste positive flanke 3 Clk Clk

31 Karakteristisk tabell/ligning For flip-flop er kan man generelt beskrive neste utgangsverdi (t+) som funksjon av nåværende inngangsverdi(er), og nåværende utgangsverdi (t) Karakteristisk tabell for flip-flop Clk Clk (t+) Karakteristisk ligning for flip-flop (t+) = 3

32 Flip-Flop En positiv flanketrigget flip-flop kan lages av to latcher (Master-Slave) Master Slave Clk 2 Clk2 2 = Clk Clk Clk Under Clk= er første latch (master) transparent Under Clk= er siste latch (slave) transparent 32

33 33 Flip-Flop, kompakt versjon

34 Flip-Flop, praktisk eksempel En rippeladder vil i et kort tidsrom gi gal sum ut. Styring av signalflyt med flip-flops kamuflerer dette Clk A Clk B Clk 3 A Clk 3 2 B Clk A Clk 2 B Clk A Clk B FF FF FF FF FF FF FF FF C 4 Fulladder C 3 C 2 Fulladder Fulladder Halvadder C Clk Clk Clk Clk Clk FF FF FF FF FF C 4 S 3 S 2 S S 34 På positiv Clk flanke kommer nye data inn til adderen. I samme øyeblikk leses forrige (stabiliserte) sum ut.

35 Flip-Flop, praktisk eksempel Seriell adder Fulladder 35

36 JK Flip-Flop Kretsoppbygging Grafisk symbol 36

37 JK Flip-Flop 37 En JK flip-flop har følgende egenskaper J=, K=: Utgang låst J=, K=: Resetter utgang til J=, K=: Setter utgang til J=, K=: Inverterer utgang Utgangen kan kun forandre verdi på stigende klokkeflanke En JK flip-flop er den mest generelle flip-floppen vi har J K (t+) (t) (t) (t+) = J (t) + K (t)

38 T Flip-Flop Kretsoppbygging Grafisk symbol 38

39 T Flip-Flop En T flip-flop har følgende egenskaper T=, Utgang låst T=, Inverterer utgang Utgangen kan kun forandre verdi på stigende klokkeflanke et er lett å lage tellere av T flip-flop er T (t+) (t) (t) (t+) = T (t) 39

40 Oppsummering Låsekretser (latch er) SR latch bygget med NOR S R latch bygget med NAN latch Flip-Flops Master-Slave flip-flop JK flip-flop T flip-flop 4