Høgskolen i Sør-Trøndelag Avdeling for teknologi

Transkript

1 Høgskolen i Sør-Trøndelag Avdeling for teknologi Eksamensdato: 3. desember 2010 Program for elektro- og datateknikk Varighet: Emnekode: Emnenavn: 5 timer EDT304T Digital Systemkonstruksjon Studiepoeng: 10 Klasse(r): 2EE Faglærer: Bjørn B. Larsen ( ) Hjelpemidler: Kalkulator type C Oppgavesettet består av: 11 sider 2 vedlegg Vedlegget består av: Merknad: 2 sider QUALIS VHDL Quick Reference Card. 3 sider med svarark for Oppgave 1. Oppgaveteksten kan beholdes av studenter som sitter eksamenstiden ut. Lykke til! Bokmål

2 Side 2 Oppgave 1 (60 %) Dette er en flervalgsoppgave: For hvert spørsmål skal du krysse av for det alternativet som du mener er riktig. Dersom du velger å ikke svare krysser du av for "VET IKKE." Riktig svar gir 2 poeng, galt svar gir -1 poeng "VET IKKE" gir 0 poeng. Ubesvart spørsmål gir -1 poeng. Gardering er tillatt. Det er ikke mulig å ende opp med negativ totalsum for oppgave 1. Bruk tabellen på siste side. Riv den ut fra oppgavesettet og lever den som en del av besvarelsen din. NB! Der er tre tabeller: En til faglærer, en til sensor og en til deg selv. Dersom det er avvik mellom innholdet i tabellene, er det faglærerkopien som anses som ønsket avgitt svar. Spørsmålene om VHDL-kode angår bare den koden som er vist. Det forutsettes at nødvendige typer og signal/variable er riktig definert. 1. Hvilken påstand er korrekt? A) En tracking AD-konverter trenger ikke et utgangsregister for å holde verdien mellom hver konvertering. B) En suksessiv approksimasjons AD-omformer leverer utgangssignalet i seriell form. C) En sub-ranging flash AD-omformer har halvparten så mange komparatorer som en ordinær flash AD-omformer D) Vet ikke 2. Hvilken påstand er korrekt? A) Når man beskriver en FPGA med VHDL kan man ende opp med kode som ikke kan syntetiseres selv om simulatoren viser riktig oppførsel. B) Når man beskriver en FPGA med VHDL vil man alltid få en krets i HW som oppfører seg identisk med simuleringen. C) Alt som kan beskrives med VHDL-kode kan syntetiseres til HW. D) Vet ikke 3. Hva modellerer denne VHDL-koden? E) Et skiftregister. F) En dekoder. G) En latch. H) Vet ikke. oppg_1_3: process (inn) is o <= '0'; q <= 0; case (inn) is when 0 => q <= 1; when 1 => q <= 2; when 2 => q <= 3; when 3 => o <= '1'; end case; end process;

3 Side 3 4. Hva modellerer denne VHDL-koden? A) Et skiftregister. B) En løkketeller. C) Bytte av signalrekkefølge i en vektor. oppg_1_4: process (inn) is constant tall : integer := inn high; for i in inn range loop q(tall i) <= inn(i); end loop; end process; 5. Hva er riktig for en variable i VHDL? A) Ny verdi til en variable blir beregnet og påtrykt umiddelbart. B) Ny verdi til en variable blir beregnet umiddelbart og påtrykt utenom tidskøen ved neste pause i simuleringen. C) Ny verdi til en variable blir beregnet umiddelbart, og lagt i tidskøen. D) Vet ikke 6. Hva er riktig for en variable i VHDL? A) En variable benyttes for å kommunisere mellom prosesser. B) En variable beregnes hver gang de andre variablene den er avhengig av skifter verdi. C) En variable kan bare defineres innenfor en prosess. D) Vet ikke 7. Hva er riktig for et signal i VHDL? A) Signal kan bare få verdi fra signal, variable og konstanter. B) Signal må tilordnes verdien fra et annet signal C) Signal må tilordnes en verdi som er en kombinasjon av andre signal. D) Vet ikke 8. Hva gjør denne koden? A) Dette virker ikke fordi s_41 vil restarte prosessen. B) Legger til 15. C) Det blir innført en latch. oppg_1_8: process (s_41, s_42) is variable v_8: integer range 0 to 127; -- v_8 := s_ ; -- s_41 <= v_8; -- end process;

4 Side 4 9. Du skal lage et 16-bits parallell/serie-register. Registeret har en 16-bits parallell inngang og lastes med den verdien når kontrollsignalet er lavt. Registeret skifter serielt når kontrollsignalet er høyt. Registeret har asynkron RESET, som er aktiv høy. Registeret trigger på positiv klokkeflanke. Hvilken kode realiserer dette? A) Oppg_1_9_A: process (clk, reset) if reset = 1 then q <= (others => 0 ); elsif rising_edge(clk) then if shift = 0 then q <= inn; else q <= (q(15) & q(15 downto 1)); end process Oppg_1_9_A; B) Oppg_1_9_B: process (clk) if rising_edge(clk) then if reset = 1 then q <= (others => 0 ); elsif shift = 0 then q <= inn; else q <= (q(15) & q(15 downto 1)); end process Oppg_1_9_B; C) Oppg_1_9_C: process (reset, clk) if reset = 0 then q <= (others => 0 ); elsif rising_edge(clk) then if shift = 1 then q <= inn; else q <= (q(15) & q(15 downto 1)); end process Oppg_1_9_C;

5 Side Du skal lage en D-vippe med asynkron SET og RESET, som er aktiv lav. SET har prioritet foran RESET. Vippen trigger på positiv klokkeflanke. Hvilken kode realiserer dette? A) Oppg_1_10_A: PROCESS (a, b, c) BEGIN IF a = '0' THEN q <= '1'; ELSIF b = '0' THEN q <= '0'; ELSIF rising_edge(c) THEN q <= d; END IF; END PROCESS Oppg_1_10_A; B) Oppg_1_10_B: PROCESS (a, b, c) BEGIN IF rising_edge(c) THEN IF a = '0' THEN q <= '1'; ELSIF b = '0' THEN q <= '0'; ELSE q <= d; END IF; END IF; END PROCESS Oppg_1_10_B; C) Oppg_1_10_C: PROCESS (a, b, c) BEGIN IF a = '0' THEN q <= '0'; ELSIF b = '0' THEN q <= '1'; ELSIF rising_edge(c) THEN q <= d; END IF; END PROCESS Oppg_1_10_C; 11. Anta at en port inneholder transistorfeil som gjør et en av transistorene ikke kan slåes PÅ. Hva vet du om slike feil? A) Denne feilen må avsløres med to vektorer i en bestemt sekvens. B) Denne feilen er utestbar. C) Porten med transistoren vil oppføre seg som om utgangen er SA Hvilken påstand er riktig? A) En krets med redundans kan gi feil svar. B) En krets med redundans kan riktig svar med feil inngangsdata. C) En krets med redundans har utestbare feil.

6 Side Hva er det minste antallet testvektorer som må til for å få en komplett test av en NOR-port med 2 innganger? (Ikke vist i forelesningen. Du kan finne svaret likevel.) A) 2 B) 3 C) Hva er maksimalt antall forskjellige testvektorer fra en 64-bits LFSR (Pseudo random generator)? A) 2 64 B) C) Du bruker et 16-bits signaturregister for å samle opp testresponsen. Forventet signatur er B757 (16) på heksadesimal form. Avlest signatur er B767 (16). Hva vet du om kretsen? A) Kretsen har eksakt 1 feil. B) Kretsen har minst 1 feil. C) Kretsen har 16 feil. 16. Hvilken påstand er riktig? A) Et signaturregister kan maskere multiple feil. B) Et signaturregister kan bare finne enkeltfeil. C) Begge påstandene over er feil. D) Vet ikke

7 Side 7 Oppgave 2 (23 %) VHDL-koden under skal realisere tilstandsmaskinen i figuren. Ved reset (r= 0 ) skal tilstandsregisteret skifte asynkront til S0. S0 S4 Q = 10 Inn = 1 Q = 00 tilstand S1 Q = 11 q betingelse Inn = 0 Inn = 1 Inn = 1 S3 Q = 11 Inn = 1 S2 Inn = 0 Q = 01 library ieee; use ieee.std_logic_1164.all; entity tilstandsmaskin is port (inn, clk, r : in std_logic; q : out std_logic_vector (1 downto 0)); end entity; architecture struct of tilstandsmaskin is type tilstand is (S0, S1, S2, S3, S4); signal neste_tilstand, naatilstand : tilstand; tilstandsregister: process (clk) if rising_edge(clk) then if r = '0' then naatilstand <= S0; else naatilstand <= neste_tilstand; end process;

8 Side 8 komb_1: process(clk) case (naatilstand) is when S0 => q <= "00"; when S1 => q <= "01"; when S2 => q <= "01"; when S3 => q <= "10"; when S4 => q <= "10"; when others => q <= S0; end case; end process; komb_2: process(naatilstand, inn) case (naatilstand) is when S0 => if inn = '1' then neste_tilstand <= S0; else neste_tilstand <= S1; when S1 => if inn = '1' then neste_tilstand <= S2; else neste_tilstand <= S1; when S2 => if inn = '0' then neste_tilstand <= S3; else neste_tilstand <= S0; when S3 => if inn = '0' then neste_tilstand <= S1; else neste_tilstand <= S4; when others => neste_tilstand <= S0; end case; end process; end architecture; A) Finn minst 3 feil i VHDL-koden. Forklar hvorfor det er feil og hva som er riktig kode. B) Tilstandene tilordnes med binær telling. Hvor mange bit trenger du i tilstandsregisteret? Hvor mange tilstander kan adresseres med dette registeret? Hva skjer om du havner i en ubrukt tilstand? C) Skriv VHDL-koden for en prosess som tar inn et klokkesignal og et setsignal. Prosessen skal inneholde variabelen teller som er en integer med området 0 til MAXVERDI. Når set er 0 skal verdien på teller settes synkront til MAXVERDI. La prosessen telle til 0 før den går tilbake til MAXVERDI på neste klokkeflanke. Når teller har verdien SJEKKVERDI, skal signalet S_42 settes til 1, ellers er det 0. D) D-vippene i prosessen du bruker er spesifisert med en setup-tid for data på 2 ns før positiv klokkeflanke. Holdetiden er 0 ns. Skriv VHDL-koden for en prosess som sjekker om datasignalet d_inn overholder dette kravet i forhold til klokkesignalet clk. Hvis dette ikke er tilfelle skal signalet feil settes lik 1, ellers skal det være 0.

9 Side 9 Oppgave 3 (17 %) A) Tegn og beskriv en Sample and hold krets og forklar når og hvorfor det er aktuelt å bruke denne i forbindelse med AD eller DA omformere. B) Vi har en dual slope integrerende AD-omformer. I. Utled et uttrykk for V o som funksjon av V i for integratoren. Anta at C er ladningsfri ved t = 0. II. Forklar omformerens virkemåte. Illustrer med kurver. III. Kall tellerens syklustid (dvs. varigheten av fase 1) for T. Utled et uttrykk for tiden t fra fase 2 begynner og til U o akkurat når nullnivå.

10 VHDL QUICK REFERENCE CARD Revision 2.1 () Grouping [ ] Optional {} Repeated Alternative bold As is CAPS User Identifier italic VHDL-1993 Side 10 Vedlegg 1 1. LIBRARY UNITS 2. DECLARATIONS 2.1. TYPE DECLARATIONS 2.2. OTHER DECLARATIONS 3. EXPRESSIONS 3.1. OPERATORS, INCREASING PRECEDENCE [{use_clause}] entity ID is [generic ({ID : TYPEID [:= expr];});] [port ({ID : in out inout TYPEID [:= expr];});] [{declaration}] [ {parallel_statement}] end [entity] ENTITYID; [{use_clause}] architecture ID of ENTITYID is [{declaration}] [{parallel_statement}] end [architecture] ARCHID; [{use_clause}] package ID is [{declaration}] end [package] PACKID; [{use_clause}] package body ID is [{declaration}] end [package body] PACKID; [{use_clause}] configuration ID of ENTITYID is for ARCHID [{block_config comp_config}] end for; end [configuration] CONFID; use_clause::= library ID; [{use LIBID.PKGID[. all DECLID];}] block_config::= for LABELID [{block_config comp_config}] end for; comp_config::= for all LABELID : COMPID (use entity [LIBID.]ENTITYID [( ARCHID )] [[generic map ( {GENID => expr,} )] port map ({PORTID => SIGID expr,})]; [for ARCHID [{block_config comp_config}] end for;] end for;) (use config9uration [LIBID.]CONFID [[generic map ({GENID => expr,})] port map ({PORTID => SIGID expr,})];) end for; type ID is ( {ID,} ); type ID is range number downto to number; type ID is array ( {range TYPEID,}) of TYPEID; type ID is record {ID : TYPEID;} end record; type ID is access TYPEID; type ID is file of TYPEID; subtype ID is SCALARTYPID range range; subtype ID is ARRAYTYPID( {range,}); subtype ID is RESOLVFCTID TYPEID; range ::= (integer ENUMID to downto integer ENUMID) (OBJID [reverse_]range) (TYPEID range <>) constant ID : TYPEID := expr; [shared] variable ID : TYPEID [:= expr]; signal ID : TYPEID [:= expr]; file ID : TYPEID (is in out string;) (open read_mode write_mode append_mode is string;) alias ID : TYPEID is OBJID; attribute ID : TYPEID; attribute ATTRID of OBJID others all : class is expr; class ::= entity architecture configuration procedure function package type subtype constant signal variable component label component ID [is] [generic ( {ID : TYPEID [:= expr];} );] [port ({ID : in out inout TYPEID [:= expr];});] end component [COMPID]; [impure pure] function ID [( {[constant variable ignal file] ID : in out inout TYPEID [:= expr];})] return TYPEID [is {sequential_statement} end [function] ID]; procedure ID[({[constant variable signal] ID : in out inout TYPEID [:= expr];})] [is [{sequential_statement}] end [procedure] ID]; for LABELID others all : COMPID use (entity [LIBID.]ENTITYID [( ARCHID )]) (configuration [LIBID.]CONFID) [[gezneric map ( {GENID => expr,} )] port map ( {PORTID => SIGID expr,} )]; expression ::= (relation and relation) (relation nand relation) (relation or relation) (relation nor relation) (relation xor relation) (relation xnor relation) relation ::= shexpr [relop shexpr] shexpr ::= sexpr [shop sexpr] sexpr ::= [+ -] term {addop term} term ::= factor {mulop factor} factor ::= (prim [** prim]) (abs prim) (not prim) prim ::= literal OBJID OBJID ATTRID OBJID({expr,}) OBJID(range) ({[choice [{ choice}] =>] expr,}) FCTID({[PARID =>] expr,}) TYPEID (expr) TYPEID(expr) new TYPEID[ (expr)] ( expr ) choice ::= sexpr range RECFID others logop and or xor nand nor xnor relop = /= < <= > >= shop sll srl sla sra rol ror addop + - & mulop * / mod rem miscop ** abs not Qualis Design Corporation. Permission to reproduce and distribute strictly verbatim copies of this document in whole is hereby granted. See reverse side for additional information.

11 4. SEQUENTIAL STATEMENTS wait [on {SIGID,}] [until expr] [for time]; assert expr [report string] [severity note warning error failure]; report string [severity note warning error failure]; SIGID <= [transport] [[reject TIME] inertial] {expr [after time],}; VARID := expr; PROCEDUREID[({[PARID =>] expr,})]; [LABEL:] if expr then {sequential_statement} [{elsif expr then {sequential_statement}}] [else {sequential_statement}] end if [LABEL]; [LABEL:] case expr is {when choice [{ choice}] => {sequential_statement}} end case [LABEL]; [LABEL:] [while expr] loop {sequential_statement} end loop [LABEL]; [LABEL:] for ID in range loop {sequential_statement} end loop [LABEL]; next [LOOPLBL] [when expr]; exit [LOOPLBL] [when expr]; return [expression]; null; Side PARALLEL STATEMENTS LABEL: block [is] [generic ( {ID : TYPEID;} ); [generic map ( {[GENID =>] expr,} );]] [port ( {ID : in out inout TYPEID } ); [port map ( {[PORTID =>] SIGID expr,} )];] [{declaration}] [{parallel_statement}] end block [LABEL]; [LABEL:] [postponed] process [( {SIGID,} )] [{declaration}] [{sequential_statement}] end [postponed] process [LABEL]; [LBL:] [postponed] PROCID({[PARID =>] expr,}); [LABEL:] [postponed] assert expr [report string] [severity note warning error failure]; [LABEL:] [postponed] SIGID <= [transport] [[reject TIME] inertial] [{{expr [after TIME,]} unaffected when expr else}] {expr [after TIME,]} unaffected; [LABEL:] [postponed] with expr select SIGID <= [transport] [[reject TIME] inertial] {{expr [after TIME,]} unaffected when choice [{ choice}]}; LABEL: COMPID [[generic map ( {GENID => expr,} )] port map ( {[PORTID =>] SIGID expr,} )]; LABEL: entity [LIBID.]ENTITYID [(ARCHID)] [[generic map ( {GENID => expr,} )] port map ( {[PORTID =>] SIGID expr,} )]; LABEL: configuration [LIBID.]CONFID [[generic map ( {GENID => expr,} )] port map ( {[PORTID =>] SIGID expr,} )]; LABEL: if expr generate [{parallel_statement}] end generate [LABEL]; LABEL: for ID in range generate [{parallel_statement}] end generate [LABEL]; 6. PREDEFINED ATTRIBUTES TYPID base Base type TYPID left Left bound value TYPID right Right-bound value TYPID high Upper-bound value TYPID low Lower-bound value TYPID pos(expr) Position within type TYPID val(expr) Value at position TYPID succ(expr) Next value in order TYPID pred(expr) Previous value in order TYPID leftof(expr) Value to the left in order TYPID rightof(expr) Value to the right in order TYPID ascending Ascending type predicate TYPID image(expr) String image of value TYPID value(string) Value of string image ARYID left[(expr)] Left-bound of [nth] index ARYID right[(expr)] Right-bound of [nth] index ARYID high[(expr)] Upper-bound of [nth] index ARYID low[(expr)] Lower-bound of [nth] index ARYID range[(expr)] left down/to right ARYID reverse_range[(expr)] right down/to left ARYID length[(expr)] Length of [nth] dimension ARYID ascending[(expr)] right >= left? SIGID delayed[(time)] Delayed copy of signal SIGID stable[(time)] Signals event on signal SIGID quiet[(time)] Signals activity on signal SIGID transaction Toggles if signal active SIGID event Event on signal? SIGID active Activity on signal? SIGID last_event Time since last event SIGID last_active Time since last active SIGID last_value Value before last event SIGID driving Active driver predicate SIGID driving_value Value of driver OBJID simple_name Name of object OBJID instance_name Pathname of object OBJID path_name Pathname to object 7. PREDEFINED TYPES BOOLEAN True or false INTEGER 32 or 64 bits NATURAL Integers >= 0 POSITIVE Integers > 0 REAL Floating-point BIT 0, 1 BIT_VECTOR(NATURAL) Array of bits CHARACTER 7-bit ASCII STRING(POSITIVE) Array of characters TIME hr, min, sec, ms, us, ns, ps, fs DELAY_LENGTH Time >= 0 8. PREDEFINED FUNCTIONS NOW Returns current simulation time DEALLOCATE(ACCESSTYPOBJ) Deallocate dynamic object FILE_OPEN([status], FILEID, string, mode) Open file FILE_CLOSE(FILEID) Close file 9. LEXICAL ELEMENTS Identifier ::= letter { [underline] alphanumeric } decimal literal ::= integer [. integer] [E[+ -] integer] based literal ::= integer # hexint [. hexint] # [E[+ -] integer] bit string literal ::= B O X hexint comment ::= -- comment text Qualis Design Corporation. Permission to reproduce and distribute strictly verbatim copies of this document in whole is hereby granted. Qualis Design Corporation Elite Consulting and Training in High-Level Design Phone: FAX: info@qualis.com com Web: Also available: 1164 Packages Quick Reference Card Verilog HDL Quick Reference Card

12 Kandidatnummer: Eksamen i emne EDT304T Side av 3. desember 2010 Digital systemkonstruksjon Studentens kopi Svarark for Oppgave 1. Studentens kopi Dersom det er uoverensstemmelser mellom avkrysningene på tabellene så er det krysset på faglærerkopien som gjelder. Tabellen på denne siden kan du beholde selv. Før på sidenummer og kandidatnummer. Oppgave a b c d

13 Kandidatnummer: Eksamen i emne EDT304T Side av 3. desember 2010 Digital systemkonstruksjon Dette arket rives fra og leveres inn Svarark for Oppgave 1. Sensorkopi Dersom det er uoverensstemmelser mellom avkrysningene på tabellene så er det krysset på faglærerkopien som gjelder. Tabellen på denne siden leveres inn som en del av besvarelsen. Dette arket leveres sammen med de gule kopiene som skal til sensor. Før på sidenummer og kandidatnummer. Oppgave a b c d

14 Kandidatnummer: Eksamen i emne EDT304T Side av 3. desember 2010 Digital systemkonstruksjon Dette arket rives fra og leveres inn Svarark for Oppgave 1. Faglærerkopi Avkryssingene på dette arket regnes som ønsket avgitt svar. Dersom det er uoverensstemmelser mellom avkrysningene på tabellene så er det krysset på faglærerkopien som gjelder. Tabellen på denne siden leveres inn som en del av besvarelsen. Dette arket leveres sammen med originalarkene som skal til faglærer. Før på sidenummer og kandidatnummer. Oppgave a b c d