TELE2010A Digital Systemkonstruksjon
|
|
- Johanna Anna Holmen
- 5 år siden
- Visninger:
Transkript
1 TELE2010A Digital Systemkonstruksjon Øving 3/2015 Del 1, Teller: Husk å arbeide i det lokale arbeidsområdet på disken. Kopier filene til serveren når dere er ferdig for å kunne bruke dem neste gang. max_tall CE Teller_gen tiere enere Start et nytt design i A-HDL, som du kaller oving_3. Åpne zip-fila som er lagt ut. Velg new-file i A-HDL, marker at det er vhdl-kode, gå til mappa med filene og marker dem. Huk av for «Make local copy.». Telleren til høyre skal lages. Vi skal til slutt ende opp med et sett med tellere som kan brukes for å registrere tiden i en stoppeklokke. Clk R Figur 1: En generisk teller For å lage klokken trenger vi tellere som teller 0-9, 0-59 og Tellerne skal ha en synkron reset som setter tellerverdien til 0 når den er lav. Tellerne bruker den samme klokke og resetsignal. Klokken har en frekvens på 100 Hz. For å kunne synkronisere tellerne med hverandre er det nødvendig med et count_enable-signal. Tellerne skal derfor også ha en inngang count_enable (ce) som er aktivt når det er '1'. Reset (R) har prioritet. Telleren skal telle på positiv klokkeflanke. Vis R er '0' skal den gå til 0. Hvis R er '1' og CE er 1 skal den telle. Når den kommer til maksimalverdien, skal den skifte til 0, ellers øker den verdien med 1. Dersom CE er '0' skal den ikke telle. Symbol for telleren er vist i Figur 1. Det er lagt ut en prosjektfil på itslearning. Entity for telleren er gitt her: library ieee; use ieee.std_logic_1164.all; entity teller_gen is generic (max_tall : integer := 59); port (clk, ce, R : in std_logic; tiere : out integer range 0 to max_tall/10; enere : out integer range 0 to 9); end entity; Vi skal først lage en oppførselsbeskriv for telleren. Denne arkitekturbeskrivn er komplett, med eventuelle skrivefeil og word-hjelp. ;-) 1 eller '1'. architecture oppforsel of teller_gen is Øving 3/2015 TELE201A Digital systemkonstruksjon Side 1 av 5
2 -- Ingen signal. -- Vi trenger en prosess som våkner og evaluerer når -- klokkesignalet skifter verdi fra 0 til 1. T: process (clk) is - må ha en lokal tellerverdi: variable teller : integer range 0 to 59; -- Telleren resettes dersom R er Når ce er 1 settes den til 0 dersom teller -- er max_tall, ellers teller den en opp. -- Det er brukt synkron reset. if rising_edge(clk) then -- teller på positiv -- klokkeflanke. if r = '0' then teller := 0; elsif ce = '1' then if teller = max_tall then teller := 0; teller := teller + 1; -- Tellerverdien er bestemt, legger den inn i -- de to utgangssignalene. -- Tierverdien finnes ved å ta en -- heltallsdivisjon med Enerne finnes ved å ta en modulo-divisjon -- med 10. Resten fra divisjonen er svaret. -- NB! Dette kan bare brukes for simulering! tiere <= teller/10; enere <= teller mod 10; end architecture; Kompiler denne koden og simuler ved hjelp av bølgeformvinduet i A-HDL. Bruk Stimulators for å angi signalverdier. 1. Åpne et bølgeformvindu (New waveform). 2. Velg teller_gen(oppforsel) som aktiv krets 3. Simulate > initialize 4. Trekk signalene du vil se på over i bølgeformvinduet. 5. Høyreklikk på clk, r og ce og sett opp pådrag for simuleringen ved hjelp av valget Stimulators. Bruk Kokke for clk og keyboard for de to andre. Bruk R for r og C for ce. Klikk på Apply for hvert enkelt pådrag. Bruk gjerne 10 MHz for clk. Øving 3/2015 TELE201A Digital systemkonstruksjon Side 2 av 5
3 6. Kjør simuleringen lenge nok til at telleren teller rundt. Dette vil være avhengig av hvor lang klokkeperioden er. Prøv med ce = '0' og '1' og sjekk at den fungerer som tenkt, ved å se om telleren stopper eller fortsetter. Kjør simulatoren i noen klokkeperioder for de forskjellige innstillingene. Husk å gi r = '0' mens du teller, for å sjekke at kretsen lar seg nullstille. Del 2, Flere prosesser: Den første telleren er en oppførselsmodell. Vi skal nå lage en strukturmodell som det er mulig å syntetiseres til hardware. Vi skal bruke den samme entityen, men en ny arkitektur. Telleren skal telle fra 0 til max_tall med to prosesser. En som teller enere og en som teller tiere. Enertelleren må telle så lenge ce = '1'. Tiertelleren skal telle når ce = '1' og enertelleren viser 9. architecture struktur of teller_gen is -- Vi trenger interne signal for tellerverdiene. -- Vi må også ha et signal for synkronisering -- mellom enere og tiere og et signal for -- nullstilling av telleren. signal sig_tiere : integer range 0 to 5; signal sig_enere : integer range 0 to 9; signal sig_synkroniser, nullstill : std_logic; -- Konstanter som viser maksverdier, beregnet fra -- den generiske porten. constant c_siste_tier : integer := max_tall/10; constant c_siste_ener : integer := max_tall mod 10; -- Kretsen skal ha to prosesser som teller på positiv -- flanke på clk. -- En for sig_enere og en for sig_tiere. -- Enertelleren skal telle når ce er '1'. -- Tiertelleren skal telle når ce er '1' og -- enertelleren viser 9. Tellerene skal nullstilles -- etter maxverdien. maxverdien finnes ved -- å sjekke om begge tellerverdiene er lik den -- aktuelle maksverdien. Øving 3/2015 TELE201A Digital systemkonstruksjon Side 3 av 5
4 -- Prosessen for å telle enere er komplett. -- Diskuter med sidemannen hvorfor den er slik. p_enere: process (clk) is if r = '0' then sig_enere <= 0; elsif ce = '1' then if sig_enere = 9 then sig_enere <= 0; sig_enere <= sig_enere + 1; -- Gjør ferdig prosessen under som skal telle -- sig_tiere. p_tiere: process (clk) is -- Fullfør koden. -- Ta med synkron reset og la telleren telle -- fra 0 til c_siste_tier dersom ce er '1' og -- sig_enere er Så en prosess som lager et signal for -- nullstilling av telleren når den -- har kommet til maksimal verdi: p_nullstill: process (sig_tiere, sig_enere) is if (sig_tiere = c_siste_tier and sig_enere = c_siste_ener) then nullstill <= '1'; nullstill <= '0'; -- Kopler de interne tellerverdiene til -- utgangssignalene. tiere <= sig_tiere; enere <= sig_enere; end architecture; Så skal vi lage en klokke som bruker den strukturerte arkitekturen. Øving 3/2015 TELE201A Digital systemkonstruksjon Side 4 av 5
5 Gjør ferdig synkroniseringsprosessene. Del 4, Testbenk: Nå har vi to modeller av telleren. En basert på oppførselsmodellen og en basert på strukturbeskrivn. Vi kan se på oppførselsbeskrivn som en beskriv av hvordan vi ønsker at telleren skal oppføre seg. Den viser bare inngangssignal og utgangssignal. Strukturbeskrivn av telleren er en rtl-beskriv som er det vi ønsker å implementere. Neste trinn blir da å sjekke om disse beskrivne oppfører seg likt. Dette gjør vi med en testbenk. Testbenken inneholder de to arkitekturene, en prosess for å sette opp testsignalene, og en prosess for å sjekke om utgangene er like. Når testen avsluttes vil det skrives en melding i konsollvinduet. Koden er vedlagt, men ikke testet skikkelig. Når dere er ferdige med simuleringen med A-HDL og dere mener at kretsen oppfører seg riktig, registrerer dere dette på itslearning. Skriv et labnotat som dokumenterer at kretsen virker. Ta med nødvendige figurer og kode. Fortell hvordan dere verifiserte at kretsen virket. Frist: 29. september 2015 kl 23:59. Øving 3/2015 TELE201A Digital systemkonstruksjon Side 5 av 5
Synkron logikk. Sekvensiell logikk; to typer:
Sekvensiell logikk De fleste digitale systemer har også minneelementer (f.eks flipflopper) i tillegg til kombinatorisk logikk, og kalles da sekvensiell logikk Output i en sekvensiell krets er avhengig
DetaljerHøgskolen i Sør-Trøndelag Avdeling for teknologi
Høgskolen i Sør-Trøndelag Avdeling for teknologi Eksamensdato: 3. desember 2010 Program for elektro- og datateknikk Varighet: Emnekode: Emnenavn: 5 timer EDT304T Digital Systemkonstruksjon Studiepoeng:
DetaljerTilstandsmaskiner (FSM) Kapittel 5
Tilstandsmaskiner (FSM) Kapittel 5 1) Sette opp tilstandsdiagram Tradisjonell konstruksjonsmetode 2) Sette opp tilstandstabell ut fra tilstandsdiagrammet Nåværende tilstand (PS) og input Neste tilstand
DetaljerStore design. Kapittel 6
Store design Kapittel 6 Hierarki hvorfor bruke det Dele opp designet i håndterbare designenheter. Fokusere på mindre, håndterbare enheter vil føre til færre feil og raskere debugging av feil. Verifisere
DetaljerAvdeling for ingeniørutdanning Institutt for teknologi
Avdeling for ingeniørutdanning Institutt for teknologi Oppgavetittel: Obligatorisk prosjektoppgave 1 Fag(nr./navn): Maskinvareutvikling DMVA-2060 Gruppemedlemmer: T. Alexander Lystad Faglærer: Zoran Dokic
DetaljerINF3430. Fasit eksamen Høst 2009. Oppgave 1 6. Oppgave A B C D E 1 X X 2 X 3 X X 4 X X 5 X X 6 X
INF3430. Fasit eksamen Høst 2009. Oppgave 1 6. Oppgave A B C D E 1 X X 2 X 3 X X 4 X X 5 X X 6 X INF3430 Eksamen H09 VHDL besvarelse Oppgave 7: signal_values INF3430 - H09 1 INF3430 Eksamen H09 VHDL besvarelse
DetaljerHØGSKOLEN I SØR-TRØNDELAG Avdeling for teknologi
HØGSKOLEN I SØR-TRØNDELAG Avdeling for teknologi Program for elektro- og datateknikk Kandidatnr: Eksamensdato: Lengd/eksamenstid: Emnekode: Emnenamn: Klasse: Studiepoeng: Faglerar: Forslag på svar for
DetaljerDagens temaer. temaer hentes fra kapittel 3 i Computer Organisation. av sekvensielle kretser. and Architecture. Tilstandsdiagram.
Dagens temaer 1 Dagens Sekvensiell temaer hentes fra kapittel 3 i Computer Organisation and Architecture logikk Flip-flop er Design av sekvensielle kretser Tilstandsdiagram Tellere og registre Sekvensiell
DetaljerINF 3430/4430. Simuleringsmetodikk
INF 3430/4430 Simuleringsmetodikk 02.11.2005 Agenda Event driven simulation Simulering av VHDL-modeller Selvtestende testbenker Verifikasjon av syntetisert/plassert design mot RTL-kode Fil-operasjoner
DetaljerINF3430/4431. VHDL byggeblokker og testbenker
INF3430/4431 VHDL byggeblokker og testbenker Entity/architecture Innhold Strukturelle design (nettliste) Generics Configurations Operatorer-Operator prioritet (precedence) Datatyper Bit / IEEE1164 std_ulogic
DetaljerINF 3430/4430. Simuleringsmetodikk
INF 3430/4430 Simuleringsmetodikk Innhold Event driven simulation Simulering av VHDL-modeller Selvtestende testbenker Fil-operasjoner Eksempel på SRAM modell og simulering av lesing fra denne INF3430 Side
DetaljerINF3430/4431 Høsten Laboppgave 2 VHDL-programmering Funksjoner og prosedyrer/bibliotek Styring av sjusegmenter
INF343/443 Høsten 2 Laboppgave 2 VHDL-programmering Funksjoner og prosedyrer/bibliotek Styring av sjusegmenter Innledning. Målene med denne laboppgaven er å lære om subprogrammer og biblioteker i VHDL
DetaljerKombinatorisk og synkron logikk. Kapittel 4
Kombinatorisk og synkron logikk Kapittel 4 Eksempel; FIFO First-In-First-Out Eksempelet i boka er en noe redusert fifo (mangler empty flag, full flag osv.), men har de viktigste elementene Denne FIFOen
DetaljerINF 3430/4431. Simuleringsmetodikk
INF 3430/4431 Simuleringsmetodikk Innhold Event driven simulation Simulering av VHDL-modeller Selvtestende testbenker Fil-operasjoner Eksempel på SRAM modell og simulering av lesing fra denne INF3430/4431
DetaljerIN1020. Sekvensiell Logikk
IN12 Sekvensiell Logikk Hovedpunkter Definisjoner Portforsinkelse Praktiske Eksempler Latch SR D Flip-Flop D JK T Tilstandsmaskiner Tilstandsdiagrammer og tilstandstabeller Omid Mirmotahari 2 Definisjoner
DetaljerGruppe(r): 2EY 30.05.02. Eksamenstid, fra-til: 09 00-14 00 Eksamensoppgaven består av. Antall sider: 4 (Inkludert denne)
HØGSKOLEN I OSLO Avdeling for ingeniørutdanning EKSAMENSOPPGAVE Fag: ELEKTRONIKK II Fagnr: SO313E Faglig veileder: K. H. Nygård, V. Tyssø Gruppe(r): 2EY Dato: 30.05.02 Eksamenstid, fra-til: 09 00-14 00
DetaljerINF3430. VHDL byggeblokker og testbenker
INF3430 VHDL byggeblokker og Innhold Entity/architecture Strukturelle design (nettliste) Generics Configurations Operatorer-Operator prioritet (precedence) Datatyper Bit / IEEE1164 std_ulogic /std_logic
DetaljerLøsningsforslag INF1400 H04
Løsningsforslag INF1400 H04 Oppgave 1 Sannhetstabell og forenkling av Boolske uttrykk (vekt 18%) I figuren til høyre er det vist en sannhetstabell med 4 variable A, B, C og D. Finn et forenklet Boolsk
DetaljerEn mengde andre typer som DVD, CD, FPGA, Flash, (E)PROM etc. (Kommer. Hukommelse finnes i mange varianter avhengig av hva de skal brukes til:
2 Dagens temaer Dagens 4 Sekvensiell temaer hentes fra kapittel 3 i Computer Organisation and Architecture Design Flip-flop er av sekvensielle kretser Tellere Tilstandsdiagram og registre Sekvensiell Hvis
DetaljerMAX MIN RESET. 7 Data Inn Data Ut. Load
UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i IN 240 çç Digital Systemkonstruksjon Eksamensdag: 6. desember 2000 Tid for eksamen: 9.00 ç 15.00 Oppgavesettet er p 5 sider. Vedlegg:
DetaljerINF3430 Høsten ChipScope PRO - En kort innføring
INF3430 Høsten 2008 ChipScope PRO - En kort innføring Innhold Innledning... 3 Generering av Chipscope kjerner... 4 Generering av ICON (Integrated Controller) modul... 4 Generering av ILA (Integrated Logic
DetaljerEntities and architectures. Kapittel 3
Entities and architectures Kapittel 3 VHDL program Én fil Entities and architectures Entity declaration og architecture body Analogi til en IC: Entiteten beskriver interfacet til omgivelsen (pakkens tilkoblingspinner)
DetaljerOppgave 1 En 4-input Xilinx LUT med innhold 9009 (hex) realiserer en: A xor-xor-or B xor-xor-nand C xor-xor-nor D xor-xor-and E xor-xor-xor
Oppgave 1 En 4-input Xilinx LU med innhold 9009 (hex) realiserer en: Oppgave 2 PGA-teknologi A xor-xor-or B xor-xor-nand C xor-xor-nor D xor-xor-and E xor-xor-xor A orbindslinjer mellom LU er har vanligvis
DetaljerDagens temaer. Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture. Sekvensiell logikk. Flip-flop er
Dagens temaer Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture Sekvensiell logikk Flip-flop er Design av sekvensielle kretser Tilstandsdiagram Tellere og registre INF2270 1/19
DetaljerVersjon2.0/ ChipScope PRO - En kort innføring
Versjon2.0/29.09.2013 ChipScope PRO - En kort innføring Innhold Innledning...3 Generering av Chipscope kjerner...4 Generering av ICON (Integrated Controller) modul...6 Generering av ILA (Integrated Logic
DetaljerINF3430/4430. Kombinatoriske og sekvensielle byggeblokker implementert i VHDL :57
INF3430/4430 Kombinatoriske og sekvensielle byggeblokker implementert i VHDL 26.09.2005 20:57 Agenda Kombinatoriske kretser forts. Concurrent(dataflow) beskrivelser Beskrivelser ved bruk av process Testbenker
DetaljerINF3430/4430. Grunnleggende VHDL. 11-Sep-06
INF3430/4430 Grunnleggende VHDL 11-Sep-06 Agenda Entity/architecture Strukturelle design (netlist) Generics Configurations Operatorer-Operator presedence Datatyper Bit / IEEE1164 Std_ulogic /std_logic
DetaljerINF3430/4430. Grunnleggende VHDL
INF3430/4430 Grunnleggende VHDL 26.09.2005 20.57 Agenda Entity/architecture Strukturelle design (netlist) Generics Configurations Operatorer-Operator presedence Datatyper Bit / IEEE1164 Std_ulogic /std_logic
DetaljerUNIVERSITETET I OSLO
Eksamen i: UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet INF1400 Digital teknologi Eksamensdag: 29. november 2011 Tid for eksamen: Vedlegg: Tillatte hjelpemidler: Oppgavesettet er på
DetaljerDet matematisk-naturvitenskapelige fakultet. INF4431 Digital systemkonstruksjon
Side 1 UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i: INF4431 Digital systemkonstruksjon Eksamensdag: 7. desember 2011 Tid for eksamen: 9-13 Oppgavesettet er på 11 sider Vedlegg:
DetaljerINF1400. Sekvensiell logikk del 1
INF4 Sekvensiell logikk del Hovedpunkter Låsekretser (latch er) SR latch med NOR-porter S R latch med NAN-porter -latch Flip-flop Master-slave -flip-flop JK flip-flop T-flip-flop Omid Mirmotahari 3 efinisjoner
DetaljerINF3430. VHDL byggeblokker og testbenker forts.
INF343 VHDL byggeblokker og testbenker forts. Innhold Kombinatoriske kretser forts. Concurrent(dataflow) beskrivelser Beskrivelser ved bruk av process Testbenker for kombinatoriske kretser Stimuli Sammenligning
DetaljerAVDELING FOR INGENIØRUTDANNING EKSAMENSOPPGAVE
AVDELING FOR INGENIØRUTDANNING EKSAMENSOPPGAVE Emne: Gruppe(r): 2E Eksamensoppgaven består av: ELEKTRONIKK II Antall sider (inkl. forsiden): 4 Emnekode: SO 313E Dato: 5. juni 2003 Antall oppgaver: 8 Faglig
DetaljerForelesning 6. Sekvensiell logikk
Forelesning 6 Sekvensiell logikk Hovedpunkter Låsekretser (latch er) SR latch bygget med NOR S R latch bygget med NAN latch Flip-Flops Master-slave flip-flop JK flip-flop T flip-flop 2 efinisjoner Kombinatorisk
DetaljerForelesning 7. Tilstandsmaskin
Forelesning 7 Tilstandsmaskin Hovedpunkter Tilstandsmaskin Tilstandstabell Tilstandsdiagram Analyse av D flip-flop basert tilstandsmaskin Reduksjon av antall tilstander Tilordning av tilstandskoder Designprosedyre
DetaljerINF3340/4340. Synkrone design Tilstandsmaskiner
INF3340/4340 Synkrone design Tilstandsmaskiner 18.09.2007 Agenda Tilstandsmaskiner Mealy og Moore maskiner ASM tilstandsdiagrammer Syntese av ASM diagrammer Tilstandskoding Implementasjon ved bruk av VHDL
DetaljerINF1400. Sekvensiell logikk del 1
INF1400 Sekvensiell logikk del 1 Hovedpunkter Låsekretser (latch er) SR latch med NOR-porter S R latch med NAND-porter D-latch Flip-flop Master-slave D-flip-flop JK flip-flop T-flip-flop Omid Mirmotahari
DetaljerINF2270. Sekvensiell Logikk
INF227 Sekvensiell Logikk Hovedpunkter Definisjoner Portforsinkelse Shift register Praktiske Eksempler Latch SR D Flip-Flop D JK T Tilstandsmaskiner Tilstandsdiagrammer Reduksjon av tilstand Ubrukte tilstander
DetaljerINF3430/4431. VHDL byggeblokker og testbenker forts.
INF3430/4431 VHDL byggeblokker og testbenker forts. Innhold Kombinatoriske kretser forts. Concurrent(dataflow) beskrivelser Beskrivelser ved bruk av process Testbenker for kombinatoriske kretser Stimuli
DetaljerLØSNINGSFORSLAG 2006
LØSNINGSFORSLAG 2006 Side 1 Oppgave 1), vekt 12.5% 1a) Bruk Karnaughdiagram for å forenkle følgende funksjon: Y = a b c d + a b c d + a b cd + a bc d + a bc d + ab c d + ab cd ab cd 00 01 11 10 00 1 1
DetaljerVHDL En kjapp introduksjon VHDL. Oversikt. VHDL versus C(++)/Java
Oversikt VHDL En kjapp introduksjon Definisjoner Designparadigmer Generell VHDL-struktur Dataflow -beskrivelse Structural -beskrivelse Behaviour -beskrivelse Objekter /datatyper Operatorer Tips for syntese
DetaljerINF3340. Tilstandsmaskiner
INF3340 Tilstandsmaskiner Innhold Tilstandsmaskiner Mealy og Moore maskiner ASM tilstandsdiagrammer Syntese av ASM diagrammer Tilstandskoding Implementasjon ved bruk av VHDL Eksempler INF3430-Tilstandsmaskiner
DetaljerINF3340/4431. Tilstandsmaskiner
INF3340/4431 Tilstandsmaskiner Innhold Tilstandsmaskiner Mealy og Moore maskiner SM tilstandsdiagrammer Syntese av SM diagrammer Tilstandskoding Implementasjon ved bruk av VHDL Eksempler INF3430/4431 -
DetaljerDagens temaer. Sekvensiell logikk: Kretser med minne. D-flipflop: Forbedring av RS-latch
Dagens temaer Sekvensiell logikk: Kretser med minne RS-latch: Enkleste minnekrets D-flipflop: Forbedring av RS-latch Presentasjon av obligatorisk oppgave (se også oppgaveteksten på hjemmesiden). 9.9.3
DetaljerINF3430/4431. VHDL byggeblokker og testbenker forts.
INF343/4431 VHDL byggeblokker og testbenker forts. Innhold IEEE 1164 std_logic Configurations Kombinatoriske kretser forts. Concurrent(dataflow) beskrivelser Beskrivelser ved bruk av process Testbenker
DetaljerAgenda Funksjoner og prosedyrer. Funksjoner
Aga Funksjoner og prosedyrer Funksjoner Operatorer Standard funksjoner/operatorer Overloading Package og Package body Operator inferencing Prosedyrer Side 1 Funksjoner(1) Benyttes mye i modeller for simulering
DetaljerDagens tema. Dagens tema hentes fra kapittel 3 i Computer Organisation and Architecture. Sekvensiell logikk. Flip-flop er. Tellere og registre
Dagens tema Dagens tema hentes fra kapittel 3 i Computer Organisation and Architecture Sekvensiell logikk Flip-flop er Tellere og registre Design av sekvensielle kretser (Tilstandsdiagram) 1/19 Sekvensiell
DetaljerZelio Soft grunnkurs. Zelio Logic reléerstatter programmering
Zelio Soft grunnkurs Zelio Logic reléerstatter programmering Zelio Soft programvare for programmering av Zelio Logic reléerstatter Grunnkurset forutsetter at Zelio Soft er installert på PC Skjermbilder
DetaljerINF 3430/4430. Viktige momenter i syntese og for valg av teknologi
INF 3430/4430 Viktige momenter i syntese og for valg av teknologi 17.10.2007 Agenda RTL syntese Constraints Pipelining Syntese for FPGA Behavorial syntese INF3430/4430 Side 2 RTL/ Behavorial syntese RTL
DetaljerINF1400. Tilstandsmaskin
INF4 Tilstandsmaskin Hovedpunkter Tilstandsmaskin Tilstandstabell Tilstandsdiagram Analyse av D-flip-flop tilstandsmaskin Reduksjon av antall tilstander Tilordning av tilstandskoder Designprosedyre for
DetaljerPrøveeksamen 2. Elektronikk 24. mars Løsningsforslag
Prøveeksamen Elektronikk 4. mars øsningsforslag OPPGAVE a) V SB 8 V/ 8 8 V/56 3,5 mv. b) xc 9 Utgangsspenning V o (9/56) 8 V 6 V. c) Utgangsspenning V o skal være lik for påtrykk x. Offset-feilen i SB
DetaljerHØGSKOLEN I SØR-TRØNDELAG Avdeling for teknologi
HØGSKOLEN I SØR-TRØNDELAG Avdeling for teknologi Institutt for elektroteknikk Eksamensdato: 15. mai 2008 Varighet: Fagnummer: Fagnavn: 4 timer SO660E Digital Systemkonstruksjon Studiepoeng: 9 Klasse(r):
DetaljerUNIVERSITETET I OSLO
Side 1 UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i: INF1400 Eksamensdag: Fredag 3. desember Tid for eksamen: kl. 14:30-18:30 (4 timer). Oppgavesettet er på side(r) 7 sider
DetaljerØving 7: Løsningsforslag (frivillig)
TFE4 Digitalteknikk med kretsteknikk Løsningsforslag til regneøving 7 vårsemester 7 Øving 7: Løsningsforslag (frivillig) Oppgave Oppgave (Flanke- og nivåstyrte vipper) a) Vi ser fra figuren at pulstog
DetaljerUNIVERSITETET I OSLO
UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i: INF1400 Digital teknologi Eksamensdag: 5. desember 2005 Tid for eksamen: 9-12 Vedlegg: Tillatte hjelpemidler: Oppgavesettet er
DetaljerKapittel 5 Tilstandsmaskin
Hovedpunkter Kapittel 5 Tilstandsmaskin Tilstandsmaskin Tilstandstabell Tilstandsdiagram Analyse av D flip-flop basert smaskin Reduksjon av antall er Tilordning av skoder Designprosedyre for smaskin basert
DetaljerINF1400. Tilstandsmaskin
INF4 Tilstandsmaskin Hovedpunkter Tilstandsmaskin Tilstandstabell Tilstandsdiagram Analyse av D-flip-flop tilstandsmaskin Reduksjon av antall tilstander Tilordning av tilstandskoder Designprosedyre for
DetaljerDagens temaer. Architecture INF ! Dagens temaer hentes fra kapittel 3 i Computer Organisation and
Dagens temaer! Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture! Enkoder/demultiplekser (avslutte fra forrige gang)! Kort repetisjon 2-komplements form! Binær addisjon/subtraksjon!
DetaljerLåsekretser (latch er) SR latch bygget med NOR S R latch bygget med NAND D latch. Master-slave D flip-flop JK flip-flop T flip-flop
Hovedunkter Kaittel 5 ekvensiell logikk Låsekretser (latch er) R latch bygget med NOR R latch bygget med NAN latch Fli-Flos Master-slave fli-flo JK fli-flo flo T fli-flo 2 Kombinatorisk logikk efinisjoner
DetaljerDigitalstyring sammendrag
Digitalstyring sammendrag Boolsk algebra A + A = 1 AA = 0 A + A = A AA = A A + 0 = A A 1 = A A + 1 = 1 A 0 = 0 (A ) = A A + B = B + A AB = BA A + (B + C) = (A + B) + C A(BC) = (AB)C A(B + C) = AB + AC
DetaljerRepetisjon digital-teknikk. teknikk,, INF2270
Repetisjon digital-teknikk teknikk,, INF227 Grovt sett kan digital-teknikk-delen fordeles i tre: Boolsk algebra og digitale kretser Arkitektur (Von Neuman, etc.) Ytelse (Pipelineling, cache, hukommelse,
DetaljerDet matematisk-naturvitenskapelige fakultet
Side 1 UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i: INF1400 Eksamensdag: 5/12-2006 Tid for eksamen: 15:30 18:30 Oppgavesettet er på: 5 sider Vedlegg: Ingen Tillatte hjelpemidler:
DetaljerINF3430/4430. Funksjoner og prosedyrer Standardbiblioteker Komplekse sekvensielle systemer
INF3430/4430 Funksjoner og prosedyrer Standardbiblioteker Komplekse sekvensielle systemer 19.09.2006 Agenda Funksjoner og operatorer Prosedyrer Begrepet overload Biblioteker Package/package body Standard
DetaljerINF3430/4430. Funksjoner og prosedyrer Standardbiblioteker Komplekse sekvensielle systemer
INF3430/4430 Funksjoner og prosedyrer Standardbiblioteker Komplekse sekvensielle systemer 2005-10-26 Agenda Funksjoner og operatorer Prosedyrer Begrepet overload Biblioteker Package/package body Standard
DetaljerINF3430/4431. Introduksjon til VHDL Spartan starterkit Spartan-3 FPGA
INF3430/4431 Introduksjon til VHDL Spartan starterkit Spartan-3 FPGA Agenda Hva skal vi gjøre i INF3430/4431? VDHL simulering/syntese Place & Route til FPGA Prøve ut design i ekte hardware Hvorfor VHDL
DetaljerPLS PC-øving nr. 3 Global Label og Local Label, flagg og CJ
PLS PC-øving nr. 3 Global Label og Local Label, flagg og CJ Utgave: 1.02 Utarbeidet av: AH Dato: 10.10.12 Revidert av: AH Dato: 270114 Tema i oppgaven Oppgaven går ut på å lære seg å ta i bruk listene
Detaljer5 E, B (16) , 1011 (2) Danner grupper a' fire bit , (2) Danner grupper a' tre bit 1 3 6, 5 4 (8)
7. juni Side 8 av 17 11) Gitt det negative desimale tallet -20 (10). Hva er det samme tallet på binær 2 skomplement form? A) 110100 (2) B) 101100 (2) C) 001011 (2) Vi starter med å finne binær form av
DetaljerVEILEDNING TIL LABORATORIEØVELSE NR 8
VEILEDNING TIL LABORATORIEØVELSE NR 8 «DIGITALVOLTMETER» FY-IN 204 Revidert utgave 98-03-05 Veiledning FY-IN 204 : Oppgave 8 8 Digital voltmeter Litteratur: Skjema på fig. 1, Millmann side 717-720 Oppgave:
DetaljerINF3430. Funksjoner og prosedyrer Standardbiblioteker Komplekse sekvensielle systemer
INF3430 Funksjoner og prosedyrer Standardbiblioteker Komplekse sekvensielle systemer Innhold Funksjoner og operatorer Prosedyrer Begrepet overload Biblioteker Package/package body Standard biblioteker
DetaljerFys 3270/4270 høsten Laboppgave 2: Grunnleggende VHDL programmering. Styring av testkortets IO enheter.
Fys 3270/4270 høsten 2004 Laboppgave 2: Grunnleggende VHDL programmering. Styring av testkortets IO enheter. Innledning. Målet med denne laboppgaven er at dere skal lære å lage enkle hardware beskrivelser
DetaljerIN1020. Obligatorisk oppgave 1. Formål
IN1020 Obligatorisk oppgave 1 Formål Hovedformålet med denne obligatoriske oppgaven er å gjøre dere godt kjent med design og simuleringsverktøyet for kretser, Logisim. Del (2) av oppgaven har som formål
DetaljerUNIVERSITETET I OSLO
UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i: INF1400 Digital teknologi Eksamensdag: 3. desember 2008 Tid for eksamen: 14:30 17:30 Oppgavesettet er på 5 sider Vedlegg: 1 Tillatte
DetaljerTFE4101 Krets- og Digitalteknikk Høst 2016
Norges teknisk naturvitenskapelige universitet Institutt for elektronikk og telekomunikasjon TFE40 Krets- og Digitalteknikk Høst 206 Løsningsforslag Øving 6 Teknologi-mapping a) Siden funksjonen T er på
DetaljerEKSAMEN Emnekode: ITD13012
EKSAMEN Emnekode: ITD13012 Dato: 29.11.2017 Hjelpemidler: To (2) A4-ark (fire sider) med egne notater. HIØ-kalkulator som kan lånes under eksamen. Emnenavn: Datateknikk Eksamenstid: 3 timer Faglærer: Robert
DetaljerF4 IN HDL. Yngve Hafting,
F4 IN2060 2018 HDL Yngve Hafting, yngveha@ifi.uio.no Formål Kort om emnet Emnet tar for seg prinsipper i digital design, som kombinatorisk og sekvensiell logikk, tilstandsmaskiner og digitale byggeblokker,
DetaljerC:\web\service-elektronikk\fagprover\Anders\flashlite_program_Anders.pas Page 1
C:\web\service-elektronikk\fagprover\Anders\flashlite_program_Anders.pas Page 1 { F A G P R Ø V E N V Å R E N 1 9 9 9 Universitetet i Bergen Institutt for den Faste Jords Fysikk A D - K O R T P R O G R
DetaljerOppgave 1 (Flanke- og nivåstyrte vipper)
Utlevert: mandag 29. april 2008 Veiledning: ingen veiledning ette er en frivillig øving. Øvingen tar for seg siste del av pensum, og det er derfor anbefalt å regne gjennom øvingen. et vil ikke bli gitt
Detaljer1. Rullende navn, s 3 2. Smilefjes, s 5 3. Skritteller, s 7 4. Orakel, s 9 5. Stein, saks og papir, s Kompass, s 14
Kom i gang med 2 I dette heftet skal vi gjøre oss kjent med micro:bit og lære å programmere med blokk-kode. Heftet inneholder seks ulike prosjektoppgaver med differensiert innhold og tema. 1. Rullende
DetaljerSimulering - Sannsynlighet
Simulering - Sannsynlighet Når regnearket skal brukes til simulering, er det et par grunninnstillinger som må endres i Excel. Hvis du får feilmelding om 'sirkulær programmering', betyr det vanligvis at
DetaljerAppendiks 7 Konstanter og variabler til kap. 6
APPENDIKS APPENDIKS 1 Appendiks 1.1 Appendiks 1.1.1 Appendiks 1.1.2 Appendiks 1.1.3 Appendiks 1.1.4 Appendiks 1.2 Appendiks 1.2.1 Appendiks 1.2.2 Appendiks 1.2.3 Appendiks 1.2.4 Appendiks 2 Appendiks 2.1
DetaljerINF3430/4431. Funksjoner og prosedyrer Standardbiblioteker Komplekse sekvensielle systemer
INF3430/4431 Funksjoner og prosedyrer Standardbiblioteker Komplekse sekvensielle systemer Innhold Funksjoner og operatorer Prosedyrer Begrepet overload Biblioteker Package/package body Standard biblioteker
DetaljerMONTERING AV FORSTERKERBRAKETT OG FESTEBRAKETT FOR GM 800 & GM1000 PORTÅPNERE TIL GRANDAL GARASJEPORTER
1 2 3 4 MONTERING AV FORSTERKERBRAKETT OG FESTEBRAKETT FOR GM 800 & GM1000 PORTÅPNERE TIL GRANDAL GARASJEPORTER 5 Programmering og menyer for GM800 og GM1000 1. Før programmeringen starter må porten åpnes
DetaljerKan micro:biten vår brukes som en terning? Ja, det er faktisk ganske enkelt!
Microbit PXT: Terning Skrevet av: Geir Arne Hjelle Kurs: Microbit Språk: Norsk bokmål Introduksjon Kan micro:biten vår brukes som en terning? Ja, det er faktisk ganske enkelt! Steg 1: Vi rister løs Vi
DetaljerKYBERNETIKKLABORATORIET. FAG: Industriell IT DATO: 08.14 OPPG.NR.: LV4. LabVIEW Temperaturmålinger BNC-2120
KYBERNETIKKLABORATORIET FAG: Industriell IT DATO: 08.14 OPPG.NR.: LV4. LabVIEW LabVIEW Temperaturmålinger BNC-2120 Lampe/sensor-system u y I denne oppgaven skal vi teste et lampe/sensor-system som vist
DetaljerHøgskolen i Sør-Trøndelag Avdeling for teknologi
Høgskolen i Sør-Trøndelag Avdeling for teknologi Eksamensdato: 3. desember 2010 Program for elektro- og datateknikk Varighet: Emnekode: Emnenavn: 5 timer EDT304T Digital Systemkonstruksjon Studiepoeng:
DetaljerPlotting av data i grafer
Kapittel 8 Plotting av data i grafer 8.1 Forskjellige typer grafer De viktigste plottetypene eller graftypene er Waveform Chart, som gir kontinuerlig oppdatert plotting, med stadig nye punkter på grafen.
DetaljerVH Service Software. Dette dokumentet forteller deg i korte trekk hvilke funksjoner denne programvaren har, basert på følgende menyvalg:
VH Service Software Dette dokumentet forteller deg i korte trekk hvilke funksjoner denne programvaren har, basert på følgende menyvalg: File Settings Test Alarm Help Dette er startsiden i denne service
DetaljerFelix og Herbert. Felix og Herbert. Introduksjon
1 Felix og Herbert All Code Clubs must be registered. Registered clubs appear on the map at codeclub.org.uk - if your club is not on the map then visit jumpto.cc/18cplpy to find out what to do. Felix og
DetaljerI oppgave 1 skal det prøves ut en binærteller i en integrert krets (IC). Telleren som skal brukes er SN74HC393N, hvor
Lab 8 Datakonvertering Oppgave 1: Binærteller I oppgave 1 skal det prøves ut en binærteller i en integrert krets (IC). Telleren som skal brukes er SN74HC393N, hvor SN står for fabrikant: Texas Instruments.
DetaljerEKSAMEN I FAG TFE4101 KRETS- OG DIGITALTEKNIKK
Side 1 av 14 INSTITUTT FOR ELEKTRONIKK OG TELEKOMMUNIKASJON EKSAMEN I FAG TFE4101 KRETS- OG DIGITALTEKNIKK Faglig kontakt: Peter Svensson (1 3.5) / Kjetil Svarstad (3.6 4) Tlf.: 995 72 470 / 458 54 333
DetaljerEksamen i emne TFE4110 DIGITALTEKNIKK MED KRETSTEKNIKK
.juni 20 Side av 9 NORGES TEKNISK- BOKMÅL NATURVITENSKAPLIGE UNIVERSITET Institutt for elektronikk og telekommunikasjon Faglig kontakt under eksamen: Bjørn B. Larsen 73 59 44 93 / 902 08 37 (Digitaldel)
DetaljerLøsningsforslag til 1. del av Del - EKSAMEN
Løsningsforslag til 1. del av Del - EKSAMEN Emnekode: ITD13012 Emne: Datateknikk Dato: 27. November 2012 Eksamenstid: kl 9:00 til kl 12:00 Hjelpemidler: 4 sider (A4) (2 ark) med egne notater. Ikke-kummuniserende
DetaljerINF3430/INF4431 Høsten Laboppgave 3 ASM Flytskjema Bruk av moduler i et system og design av tilstandsmaskin
INF3430/INF4431 Høsten 2011 Laboppgave 3 ASM Flytskjema Bruk av moduler i et system og design av tilstandsmaskin 1 Del 1. ASM flytskjema Oppgave 1. I denne oppgaven skal vi lage ASM-flytskjemaer for en
DetaljerOppgaver uke 1: Løsningsforslag
Oppgaver uke 1: Løsningsforslag Oppgave 1 Hva tror du følgende program skriver ut til terminalen? Diskuter med gruppen. alder = 30 print("din alder er", alder) alder = 15 Din alder er 30 Når print() kalles
DetaljerF = a bc + abc + ab c + a b c
UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i IN 240 Digital Systemkonstruksjon Eksamensdag: 8. desember 1998 Tid for eksamen: 9.00 15.00 Oppgavesettet er på 5 sider. Vedlegg:
DetaljerDatakonvertering. analog til digital og digital til analog
Datakonvertering analog til digital og digital til analog Komparator Signalspenningene ut fra en sensor kan variere sterkt. Hvis vi bare ønsker informasjon om når signal-nivået overstiger en bestemt terskelverdi
DetaljerØvingsforelesning 1 Python (TDT4110)
Øvingsforelesning 1 Python (TDT4110) Introduksjon, Kalkulasjoner Ole-Magnus Pedersen Oversikt Praktisk Info Repetisjon fra sist Oppgaver for øving 2 2 Praktisk Info Last opp øvinger på Blackboard før godkjenning
DetaljerØving 1 ITD Industriell IT
Utlevert : uke 37 Innlevert : uke 39 (senest torsdag 29. sept) Avdeling for Informasjonsteknologi Høgskolen i Østfold Øving 1 ITD 30005 Industriell IT Øvingen skal utføres individuelt. Det forutsettes
DetaljerMattespill Nybegynner Python PDF
Mattespill Nybegynner Python PDF Introduksjon I denne leksjonen vil vi se litt nærmere på hvordan Python jobber med tall, og vi vil lage et enkelt mattespill. Vi vil også se hvordan vi kan gjøre ting tilfeldige.
Detaljer