HØGSKOLEN I SØR-TRØNDELAG Avdeling for teknologi

Transkript

1 HØGSKOLEN I SØR-TRØNDELAG Avdeling for teknologi Målform: Bokmål Eksamensdato: 4. desember 2013 Varighet/eksamenstid: Emnekode: Emnenavn: Klasse(r): 5 timer EDT304T 3EE Studiepoeng: 10 Faglærer(e): (navn og telefonnr på eksamensdagen) Bjørn B. Larsen, Kontaktperson(adm.) (fylles ut ved behov kun ved kursemner) Hjelpemidler: Oppgavesettet består av: (antall oppgaver og antall sider inkl. forside) Kalkulator type C 4 oppgaver på 15 sider Vedlegg består av: (antall sider) Merknad: Oppgaveteksten kan beholdes av studenter som sitter eksamenstiden ut. NB! Les gjennom hele oppgavesettet før du begynner arbeidet, og disponer tiden. Dersom noe virker uklart i oppgavesettet, skal du gjøre dine egne antagelser og forklare dette i besvarelsen. Lykke til!

2 Eksamen i emne EDT304T 4. desember 2013 Side 2 av 15 Oppgave 1 (50 %) Dette er en flervalgsoppgave: For hvert spørsmål skal du krysse av for det alternativet som du mener er riktig. Dersom du velger å ikke svare krysser du av for "VET IKKE." Riktig svar gir 2 poeng, galt svar gir -1 poeng "VET IKKE" gir 0 poeng. Ubesvart spørsmål gir -1 poeng. Gardering er tillatt. Bruk tabellen på siste side. Riv den ut fra oppgavesettet og lever den som en del av besvarelsen din. NB! Der er tre tabeller: En til faglærer, en til sensor og en til deg selv. Dersom det er avvik mellom innholdet i tabellene, er det faglærerkopien som anses som ønsket avgitt svar. Spørsmålene om VHDL-kode angår bare den koden som er vist. Det forutsettes at nødvendige typer og signal/variable er riktig definert. 1. Hvilken påstand er korrekt? A) En tracking AD-konverter trenger ikke et utgangsregister for å holde verdien mellom hver konvertering. B) En suksessiv approksimasjons AD-omformer leverer utgangssignalet i seriell form. C) En sub-ranging flash AD-omformer har halvparten så mange komparatorer som en ordinær flash AD-omformer D) Vet ikke 2. Hva er riktig for et signal i VHDL? A) Et signal brukes for å sende en verdi fra en prosess til en annen prosess. B) Et signal kan bare tilordnes en verdi fra andre signal. C) Et signal får ny verdi en delta etter siste endring i tidskøen. D) Vet ikke 3. Hva er riktig for simulering av et signal i VHDL? A) Et signal beregnes hver gang de variablene det er avhengig av skifter verdi. B) Dersom et signal får flere forskjellige verdier tilordnet på ett tidspunkt vil simulatoren velge den siste tilordningen som ny verdi. C) Dersom et signal får flere forskjellige verdier tilordnet på ett tidspunkt vil simulatoren velge den første tilordningen som ny verdi.

3 Eksamen i emne EDT304T 4. desember 2013 Side 3 av Hva er riktig for syntese av et signal i VHDL? A) Synteseverktøyet vil bytte om definisjonsrekkefølgen, slik at signalverdien blir riktig, dersom et signal brukes før variablene det er avhengig av er tilordnet verdi. B) Dersom et signal får flere forskjellige verdier tilordnet på ett tidspunkt vil synteseverktøyet sørge for at den siste tilordningen kommer gjennom. C) Dersom et signal får flere forskjellige verdier tilordnet på ett tidspunkt vil synteseverktøyet sørge for at den første tilordningen kommer gjennom. 5. Hva er riktig for syntese av et signal i VHDL? A) Dersom et signal ikke er komplett definert på alle tilstandene vil synteseverktøyet fjerne signalet. B) Dersom et signal ikke er komplett definert på alle tilstandene vil synteseverktøyet fjerne porten som skulle drevet signalet. C) Dersom et signal ikke er komplett definert på alle tilstandene vil synteseverktøyet sette inn en latch som husker signalverdien. 6. Hva modellerer denne VHDL-koden? A) En trebits teller. B) Ubetinget tilstandsskifting. C) En tredeler. oppg_1_6: process (clk) is if rising_edge(clk) then case (q) is when "000" => q <= "100"; when "001" => q <= "000"; when "010" => q <= "001"; when "100" => q <= "010"; when others => q <= "000"; end case; end process; 7. Hva modellerer denne VHDL-koden? A) Et sirkulært skiftregister. B) Dette virker ikke slik som det ser ut til å virke, fordi lederne kortsluttes parvis. C) Bytte av signalrekkefølge i et signal. oppg_1_7: process (clk) is if rising_edge(clk) then q(msb downto 0) <= q(0 to msb); end process; 8. Hva er riktig for en variable i VHDL? A) En variable benyttes for mellomregninger. B) En global variable brukes for å gjøre interne verdier i en funksjon eller en prosess tilgjengelig for andre prosesser når den har samme navn i begge prosessene. C) En variable kan tilordnes en tidskø og oppføre seg som et signal ved behov.

4 Eksamen i emne EDT304T 4. desember 2013 Side 4 av Hva gjør denne koden? A) Beregner s_41 = s_ B) Beregner s_41 = forrige verdi av s_ C) Ingen ting. oppg_1_9: process (s_42) is variable v_9: integer range 0 to 127; -- s_41 <= v_9; -- v_9 := s_ ; -- end process; 10. Du skal lage et register. Registeret har en 8-bits parallell inngang inn_p. Registeret skal fylles med inn_p når kontrollsignalet shift er '0'. Registeret skifter aritmetisk når shift er '1'. Registeret trigger på positiv klokkeflanke. Hvilken kode realiserer dette? A) Oppg_1_10_A: process (clk) if rising_edge(clk) then if shift = 0 then q <= inn_p; else q <= 0 & q(7 downto 1)); end process Oppg_1_10_A; B) Oppg_1_10_B: process (clk) if rising_edge(clk) then if shift = 0 then q <= inn_p; else q <= q(0) & q(7 downto 1); end process Oppg_1_10_B; C) Oppg_1_10_C: process (clk) if rising_edge(clk) then if shift = 0 then q <= inn_p; else q <= q(7) & q(7 downto 1); end process Oppg_1_10_C;

5 Eksamen i emne EDT304T 4. desember 2013 Side 5 av Hva sier D-algoritmen for testgenerering? A) Feil på D-veien må forplantes til en utgang eller et register for å bli detektert. B) D-veien gjennom en sekvensiell krets må gå gjennom et register. C) Feil på D-veien samles i signaturregisteret og skiftes ut derfra. 12. Du skal lage en D-vippe med asynkron SET og RESET, som er aktiv høy ('1'). RESET har prioritet foran SET. Vippen trigger på negativ klokkeflanke. Hvilken kode realiserer dette? A) Oppg_1_12_A: PROCESS (a, b, c) BEGIN IF a = '1' THEN q <= '0'; ELSIF b = '1' THEN q <= '1'; ELSIF falling_edge(c) THEN q <= d; END IF; END PROCESS Oppg_1_12_A; B) Oppg_1_12_B: PROCESS (a, b, c) BEGIN IF a = '1' THEN q <= '1'; ELSIF b = '1' THEN q <= '0'; ELSIF falling_edge(c) THEN q <= d; END IF; END PROCESS Oppg_1_12_B; C) Oppg_1_12_C: PROCESS (a, b, c) BEGIN IF falling_edge(c) THEN IF a = '1' THEN q <= '0'; ELSIF b = '1' THEN q <= '1'; ELSE q <= d; END IF; END IF; END PROCESS Oppg_1_12_C;

6 Eksamen i emne EDT304T 4. desember 2013 Side 6 av Anta at en port inneholder transistorfeil som gjør at en av transistorene alltid er PÅ. Hva vet du om slike feil? A) Feilen kan detekteres ved å måle tomgangsstrømmen i kretsen for enkelte testvektorer. B) Denne feilen må avsløres med to testvektorer i en bestemt sekvens. C) Denne feilen er utestbar. 14. Hvilken påstand er riktig? A) En krets med redundans behøver ikke å bli testet fordi den alltid gir rett svar. B) En krets med redundans gir ofte feil svar ut. C) En krets med redundans kan forenkles. 15. Hva er det minste antallet testvektorer som må til for å få en komplett test av en AND-port med N innganger? A) N B) N + 1 C) 2 N 16. Hva er maksimalt antall forskjellige testvektorer fra en N-bits LFSR (Pseudo random generator)? A) 2 N - 1 B) 2 N C) 2 N Hvilken påstand er feil? A) En signaturtest kan maskere multiple feil. B) En signaturtest kan vanligvis ikke finne mer enn 50 % av feilene i en krets. C) En signaturtest kan forbedres ved å skifte inn en ny startverdi underveis. D) Vet ikke 18. Hvilken påstand er feil for et filter som står i en signalvei og skal operere i sann tid? A) Et filter i en FPGA kan brukes for høyere samplingsfrekvenser enn et som er implementert i en Digital Signal-Prosessor (DSP). B) Et filter i en FPGA kan gjøres likt et filter som er implementert i en DSP. C) Et digitalt filter i en FPGA kan ha loddrette flanker. D) Vet ikke

7 Eksamen i emne EDT304T 4. desember 2013 Side 7 av 15 Oppgave 2 (25 %) Figuren under viser den CPUen som er gjennomgått i forelesningene. Som i fjor er den utvidet med en Multiply-And-Accumulate-enhet (MAC). Dette er en funksjon som benyttes mye ved signalbehandling, og prosessoren vår kan nå betraktes som en enkel Digital Signal- Prosessor (DSP). Oppgaven er ikke lik oppgaven i fjor. MAC-registeret har dobbelt så mange bit som sysbus. Alle operasjoner som involverer MACregisteret skjer i to trinn. Først LSB (Least Significant Byte), så MSB (Most Significant Byte). MULT_CONST-registeret har samme antall bit som sysbus. Ny del: sysbus MAC MULT_ CONST Den nye enheten skal kunne utføre følgende funksjoner: Den skal kunne kopiere tallet på sysbus til MAC-registeret. Dette skjer med op-code l_mac, og skjer i to operasjoner. Den skal kunne kopiere tallet på sysbus til MULT_CONST-registeret. Dette skjer med op-code l_const. Den skal multiplisere tallet på sysbus med en konstant og addere resultatet til innholdet i MAC-registeret. Dette skjer med op-code mac. Den skal kunne gjøre innholdet i MAC-registeret tilgjengelig på sysbus. Dette skjer med op-code mac. Når reset er '1' skal MAC-registeret og MULT_CONST-registeret nullstilles asynkront. De felles definisjonene for CPUen ser nå slik ut og er tilgjengelige fra pakken cpu_defs: package cpu_defs is type opcode is (load, store, add, sub, l_const, l_mac, mac, bne); constant word_w : NATURAL := 8; -- no. of bits for bus constant op_w : NATURAL := 3; -- no. of bits for opcode constant rfill : std_logic_vector(op_w - 1 downto 0) := (others => '0'); -- padding for address

8 Eksamen i emne EDT304T 4. desember 2013 Side 8 av 15 Ekstra kontrollsignal fra sequenceren som er nødvendig for denne enheten: MAC_bus load_mac Gjør innholdet i MAC-registeret tilgjengelig på bussen. (Aktiver tristate-utgangene.) Legg innholdet på databussen i MAC-registeret. load_const Legg innholdet på databussen i MULT_CONST-registeret. do_mac MAC_lsb Multipliser innholdet på databussen med konstanten i MULT_CONST-registeret og adder svaret til innholdet i MAC-registeret. Bruk LSB av MAC-registeret. A) Gjør ferdig entity-beskrivelsen for den nye Multiply-And-Accumulate-enheten (MAC). (Ikke skriv architecture.) library ieee; use ieee.std_logic_1164.all; use work.cpu_defs.all; -- Bruker definisjonene foran. entity MAC is end entity; -- Skriv den koden som mangler. B) Operasjonskodene for CPUen er definert slik: type opcode is (load, store, add, sub, l_const, l_mac, mac, bne); For å inkludere de nye funksjonene må sequenceren ha 15 tilstander. Tilstandene tilordnes med binær telling. Hvor mange bit trenger du i op-koderegisteret? Hvor mange kombinasjoner kan adresseres med dette registeret? Hva er sannsynligheten for at registeret kommer i en ubrukt kombinasjon når CPUen blir slått på?

9 Eksamen i emne EDT304T 4. desember 2013 Side 9 av 15 C) Skriv VHDL-koden for en prosess som realiserer MULT_CONST-registeret slik det er beskrevet foran og nedenfor. Les hele oppgaven før du begynner! Ikke skriv hele architecture for MAC-en. En definisjon fra første del av architecture for MAC-en: signal MULT_CONST : unsigned(word_w - 1 downto 0); -- MULT_CONST-registeret Prosessen skal ha asynkron reset, som er aktiv på '1', og den aktiveres på positiv flanke på klokkesignalet (clk). Kontrollsignalene fungerer slik: Når load_const er 1 skal data på sysbus kopieres inn i MULT_CONST. D) VHDL-koden som realiserer MAC-registeret slik det er beskrevet foran og nedenfor. Les hele oppgaven før du begynner! Ikke skriv hele architecture for MAC-en. En definisjon fra begynnelsen av architecture for MAC-enheten: signal MAC : unsigned(2*word_w - 1 downto 0); -- MAC-registeret Prosessen skal ha asynkron reset, som er aktiv på '1', og den aktiveres på positiv flanke på klokkesignalet (clk). Kontrollsignalene fungerer slik: Når load_mac er 1 og MAC_lsb er 1 og do_mac er 0, skal data på sysbus kopieres inn i LSB av MAC. Når load_mac er 1 og MAC_lsb er 0 og do_mac er 0, skal data på sysbus kopieres inn i MSB av MAC. Når load_mac er 1 og do_mac er 1 skal data på sysbus multipliseres med data i MULT_CONST og adderes til innholdet i MAC. Når load_mac er 0 og MAC_bus er 1 og MAC_lsb er 1 skal LSB av innholdet i MAC gjøres tilgjengelig på sysbus. Når load_mac er 0 og MAC_bus er 1 og MAC_lsb er 0 skal MSB av innholdet i MAC gjøres tilgjengelig på sysbus.

10 Eksamen i emne EDT304T 4. desember 2013 Side 10 av 15 Oppgave 3 (15 %) De angitte punktene i kretsen er feillokasjoner, eller plasser hvor vi modellerer feil, for del B) og C). A B1 & F G1 1 H & Q B C B2 & G G2 I 1 J E A) Hva sier enkeltfeilhypotesen, og hvorfor bruker vi den? B) Bruk D-algoritmen for å lage en test for feilen B2-Låst-til-0 (SA0). Det er tilstrekkelig å angi en testvektor. Kopier skjemaet til besvarelsen din og vis og forklar fremgangsmåten. Angi de feilene som ligger på D-veien og som blir detektert av testen. Angi de feilene som ikke ligger på D-veien, som også blir detektert av testen. C) Hvor mange feil av typen SA1/0 blir det modellert i denne kretsen? Er det mulig å redusere dette antallet? D) Hvordan kan vi teste en krets for forsinkelsesfeil? Forklar fremgangsmåten med et enkelt eksempel.

11 Eksamen i emne EDT304T 4. desember 2013 Side 11 av 15 Oppgave 4 (10 %) A) Angi betegnelse for og definisjon av de forskjellige størrelser som brukes til å spesifisere nøyaktigheten (eller unøyaktigheten) til en digital/analog-omformer. B) Hva betyr det at en D/A-omformer er multipliserende og at den er fire-kvadrants multipliserende? C) Hva menes med en glitch i forbindelse med D/A-omformere? Angi hvordan glitcher kan oppstå og hvordan de kan fjernes ("deglitcher").

12 VHDL QUICK REFERENCE CARD Revision 2.1 () Grouping [ ] Optional {} Repeated Alternative bold As is CAPS User Identifier italic VHDL-1993 Eksamen i emne EDT304T 4. desember 2013 Side 12 av 15 Vedlegg 1 1. LIBRARY UNITS 2. DECLARATIONS 2.1. TYPE DECLARATIONS 2.2. OTHER DECLARATIONS 3. EXPRESSIONS 3.1. OPERATORS, INCREASING PRECEDENCE [{use_clause}] entity ID is [generic ({ID : TYPEID [:= expr];});] [port ({ID : in out inout TYPEID [:= expr];});] [{declaration}] [ {parallel_statement}] end [entity] ENTITYID; [{use_clause}] architecture ID of ENTITYID is [{declaration}] [{parallel_statement}] end [architecture] ARCHID; [{use_clause}] package ID is [{declaration}] end [package] PACKID; [{use_clause}] package body ID is [{declaration}] end [package body] PACKID; [{use_clause}] configuration ID of ENTITYID is for ARCHID [{block_config comp_config}] end for; end [configuration] CONFID; use_clause::= library ID; [{use LIBID.PKGID[. all DECLID];}] block_config::= for LABELID [{block_config comp_config}] end for; comp_config::= for all LABELID : COMPID (use entity [LIBID.]ENTITYID [( ARCHID )] [[generic map ( {GENID => expr,} )] port map ({PORTID => SIGID expr,})]; [for ARCHID [{block_config comp_config}] end for;] end for;) (use config9uration [LIBID.]CONFID [[generic map ({GENID => expr,})] port map ({PORTID => SIGID expr,})];) end for; type ID is ( {ID,} ); type ID is range number downto to number; type ID is array ( {range TYPEID,}) of TYPEID; type ID is record {ID : TYPEID;} end record; type ID is access TYPEID; type ID is file of TYPEID; subtype ID is SCALARTYPID range range; subtype ID is ARRAYTYPID( {range,}); subtype ID is RESOLVFCTID TYPEID; range ::= (integer ENUMID to downto integer ENUMID) (OBJID [reverse_]range) (TYPEID range <>) constant ID : TYPEID := expr; [shared] variable ID : TYPEID [:= expr]; signal ID : TYPEID [:= expr]; file ID : TYPEID (is in out string;) (open read_mode write_mode append_mode is string;) alias ID : TYPEID is OBJID; attribute ID : TYPEID; attribute ATTRID of OBJID others all : class is expr; class ::= entity architecture configuration procedure function package type subtype constant signal variable component label component ID [is] [generic ( {ID : TYPEID [:= expr];} );] [port ({ID : in out inout TYPEID [:= expr];});] end component [COMPID]; [impure pure] function ID [( {[constant variable ignal file] ID : in out inout TYPEID [:= expr];})] return TYPEID [is {sequential_statement} end [function] ID]; procedure ID[({[constant variable signal] ID : in out inout TYPEID [:= expr];})] [is [{sequential_statement}] end [procedure] ID]; for LABELID others all : COMPID use (entity [LIBID.]ENTITYID [( ARCHID )]) (configuration [LIBID.]CONFID) [[gezneric map ( {GENID => expr,} )] port map ( {PORTID => SIGID expr,} )]; expression ::= (relation and relation) (relation nand relation) (relation or relation) (relation nor relation) (relation xor relation) (relation xnor relation) relation ::= shexpr [relop shexpr] shexpr ::= sexpr [shop sexpr] sexpr ::= [+ -] term {addop term} term ::= factor {mulop factor} factor ::= (prim [** prim]) (abs prim) (not prim) prim ::= literal OBJID OBJID ATTRID OBJID({expr,}) OBJID(range) ({[choice [{ choice}] =>] expr,}) FCTID({[PARID =>] expr,}) TYPEID (expr) TYPEID(expr) new TYPEID[ (expr)] ( expr ) choice ::= sexpr range RECFID others logop and or xor nand nor xnor relop = /= < <= > >= shop sll srl sla sra rol ror addop + - & mulop * / mod rem miscop ** abs not Qualis Design Corporation. Permission to reproduce and distribute strictly verbatim copies of this document in whole is hereby granted. See reverse side for additional information.

13 4. SEQUENTIAL STATEMENTS wait [on {SIGID,}] [until expr] [for time]; assert expr [report string] [severity note warning error failure]; report string [severity note warning error failure]; SIGID <= [transport] [[reject TIME] inertial] {expr [after time],}; VARID := expr; PROCEDUREID[({[PARID =>] expr,})]; [LABEL:] if expr then {sequential_statement} [{elsif expr then {sequential_statement}}] [else {sequential_statement}] end if [LABEL]; [LABEL:] case expr is {when choice [{ choice}] => {sequential_statement}} end case [LABEL]; [LABEL:] [while expr] loop {sequential_statement} end loop [LABEL]; [LABEL:] for ID in range loop {sequential_statement} end loop [LABEL]; next [LOOPLBL] [when expr]; exit [LOOPLBL] [when expr]; return [expression]; null; Eksamen i emne EDT304T 4. desember 2013 Side 13 av PARALLEL STATEMENTS LABEL: block [is] [generic ( {ID : TYPEID;} ); [generic map ( {[GENID =>] expr,} );]] [port ( {ID : in out inout TYPEID } ); [port map ( {[PORTID =>] SIGID expr,} )];] [{declaration}] [{parallel_statement}] end block [LABEL]; [LABEL:] [postponed] process [( {SIGID,} )] [{declaration}] [{sequential_statement}] end [postponed] process [LABEL]; [LBL:] [postponed] PROCID({[PARID =>] expr,}); [LABEL:] [postponed] assert expr [report string] [severity note warning error failure]; [LABEL:] [postponed] SIGID <= [transport] [[reject TIME] inertial] [{{expr [after TIME,]} unaffected when expr else}] {expr [after TIME,]} unaffected; [LABEL:] [postponed] with expr select SIGID <= [transport] [[reject TIME] inertial] {{expr [after TIME,]} unaffected when choice [{ choice}]}; LABEL: COMPID [[generic map ( {GENID => expr,} )] port map ( {[PORTID =>] SIGID expr,} )]; LABEL: entity [LIBID.]ENTITYID [(ARCHID)] [[generic map ( {GENID => expr,} )] port map ( {[PORTID =>] SIGID expr,} )]; LABEL: configuration [LIBID.]CONFID [[generic map ( {GENID => expr,} )] port map ( {[PORTID =>] SIGID expr,} )]; LABEL: if expr generate [{parallel_statement}] end generate [LABEL]; LABEL: for ID in range generate [{parallel_statement}] end generate [LABEL]; 6. PREDEFINED ATTRIBUTES TYPID base Base type TYPID left Left bound value TYPID right Right-bound value TYPID high Upper-bound value TYPID low Lower-bound value TYPID pos(expr) Position within type TYPID val(expr) Value at position TYPID succ(expr) Next value in order TYPID pred(expr) Previous value in order TYPID leftof(expr) Value to the left in order TYPID rightof(expr) Value to the right in order TYPID ascending Ascending type predicate TYPID image(expr) String image of value TYPID value(string) Value of string image ARYID left[(expr)] Left-bound of [nth] index ARYID right[(expr)] Right-bound of [nth] index ARYID high[(expr)] Upper-bound of [nth] index ARYID low[(expr)] Lower-bound of [nth] index ARYID range[(expr)] left down/to right ARYID reverse_range[(expr)] right down/to left ARYID length[(expr)] Length of [nth] dimension ARYID ascending[(expr)] right >= left? SIGID delayed[(time)] Delayed copy of signal SIGID stable[(time)] Signals event on signal SIGID quiet[(time)] Signals activity on signal SIGID transaction Toggles if signal active SIGID event Event on signal? SIGID active Activity on signal? SIGID last_event Time since last event SIGID last_active Time since last active SIGID last_value Value before last event SIGID driving Active driver predicate SIGID driving_value Value of driver OBJID simple_name Name of object OBJID instance_name Pathname of object OBJID path_name Pathname to object 7. PREDEFINED TYPES BOOLEAN True or false INTEGER 32 or 64 bits NATURAL Integers >= 0 POSITIVE Integers > 0 REAL Floating-point BIT 0, 1 BIT_VECTOR(NATURAL) Array of bits CHARACTER 7-bit ASCII STRING(POSITIVE) Array of characters TIME hr, min, sec, ms, us, ns, ps, fs DELAY_LENGTH Time >= 0 8. PREDEFINED FUNCTIONS NOW Returns current simulation time DEALLOCATE(ACCESSTYPOBJ) Deallocate dynamic object FILE_OPEN([status], FILEID, string, mode) Open file FILE_CLOSE(FILEID) Close file 9. LEXICAL ELEMENTS Identifier ::= letter { [underline] alphanumeric } decimal literal ::= integer [. integer] [E[+ -] integer] based literal ::= integer # hexint [. hexint] # [E[+ -] integer] bit string literal ::= B O X hexint comment ::= -- comment text Qualis Design Corporation. Permission to reproduce and distribute strictly verbatim copies of this document in whole is hereby granted. Qualis Design Corporation Elite Consulting and Training in High-Level Design Phone: FAX: info@qualis.com com Web: Also available: 1164 Packages Quick Reference Card Verilog HDL Quick Reference Card

14 Kandidatnummer: Eksamen i emne EDT304T Side av 4. desember 2013 Studentens kopi Svarark for Oppgave 1. Studentens kopi Dersom det er uoverensstemmelser mellom avkrysningene på tabellene så er det krysset på faglærerkopien som gjelder. Tabellen på denne siden kan du beholde selv. Før på sidenummer og kandidatnummer. Oppgave a b c d Side 14 av 15

15 Kandidatnummer: Eksamen i emne EDT304T Side av 4. desember 2013 Dette arket rives fra og leveres inn Svarark for Oppgave 1. Faglærerkopi Avkryssingene på dette arket regnes som ønsket avgitt svar. Dersom det er uoverensstemmelser mellom avkrysningene på tabellene så er det krysset på faglærerkopien som gjelder. Tabellen på denne siden leveres inn som en del av besvarelsen. Dette arket leveres sammen med originalarkene. Før på sidenummer og kandidatnummer. Oppgave a b c d Side 15 av 15