Del 12: Passtransistor- og dierensiell CMO logikk NGVR ERG I. Innhold CMO med transmisjonsporter blir presentert, herunder komplementær pass transistor logikk (CP), lean integration med pass transistorer (EP) og andre pass transistor logikk typer. Ulike dierensielle logikkstiler blir introdusert inkludert sample set dierensiell logikk (D), enable/disable CMO dierensiell logikk (ECD), latched CMO dierensiell logikk (CD) og dierensiell strøm svitsj logikk (DC). ic- MO logikk blir overladisk presentert. lle henvisninger til igurer er relevant or Weste & Harris [1]. 1. Innhold. 2. CMO med transmisjonsporter. Kapittel 8.2.5.1 side 309-310. 3. Komplementær pass transistor logikk (CP). Kapittel 8.2.5.2 side 310-311. 4. ean integration med pass transistorer (EP). Kapittel 8.2.5.3 side 311. 5. ndre pass transistor amilier. Kapittel 8.2.5.4 side 311-312. 6. Dierensielle kretser. 7. ense-ampliier kretser. 8. ample set dierensiell logikk (D). 9. Enable/Disable CMO dierensiell logikk (ECD). 10. Dierensiell strøm svitsj logikk (DC). 11. icmo kretser. 12. ammenligning av CMO logikk typer. - 369. D0 D1 II. CMO med transmisjonsporter (Kapittel 8.2.5.1 side 309-310) D0 D1 Fig. 1. Transmisjons port multiplekser.(fig1.28) Kretser slik som tristate, latcher og multipleksere er ote tegnet med transmisjonsporter i tillegg til statisk CMO logikk. Et eksempel er transmisjonsgate multiplekser som vist i Fig. 1. En transmisjonsport kan utvides med et utgangsbuer som vist i Fig. 2. Vi kaller en slik krets or CMOTG. Utgangsbueret er en inverter som vil sørge or at utgangen holder gode logiske verdier. I utgangspunktet kan man å inntrykk 0 1 Fig. 2. CMO transmisjonsport med utgangsbuer.(fig8.47) av at transmisjonsporter er undamentalt orskjellige ra vanlig statisk CMO. I realiteten er det ikke stor orskjell. N1 N2 Fig. 3. lternative implementasjoner av CMOTG multiplekeser.(fig8.49) To ulike realiseringer av CMOTG multiplekesere er vist i Fig. 3. I kretsen til venstre er det brukt invertere og transmisjonsporter, mens kretsen til høyre er en statisk CMO port. Dersom vi ser på de ire transistorene til venstre på kretsen til høyre i iguren ser vi at dette er en tristate 1 inverter med som inngang. De ire transistorene til høyre utgjør en tristate inverter med som inngang. Vi ser at dersom vi kobler sammen nodene mellom pmo transistorene og nmo transistorene i de to tristate inverterne, N1 og N2, vil vi å en helt identisk krets som til venstre i iguren. Kretsene blir da identiske, både logisk og elektrisk. Denne sammenkoblinger er unødvendig og vil bare bidra med økt motstand og kapasitans og deror bidra med økt parasittisk tidsorsinkelse.. Mål Kunne implemetere CMO med transmisjonsporter. III. Komplementær pass transistor logikk (CP) (Kapittel 8.2.5.2 side 310-311) * Kaskode spenning svitsj logikk (CV). (INF3400 Del 8: Eektorbruk og statisk CMO[2]) N1 N2 1 Dette tilsvarer en klokket CMO port C 2 MO.
pmo transistorene koblet til nodene og Z bidrar til å trekke enten eller Z til logisk 1, dvs. i dette tilellet. CP kan implementeres uten de to pmo transistorene. En av nodene eller Z vil da bli trukket helt ned til 0, mens den andre vil bli trukket opp til V DD V t. Denne reduserte logiske 1 vil bli invertert til en skikkelig logisk 0 etter utgangsinverteren. Utgangsinverteren som skal drive til 0 vil da ikke bli skrudd helt på. Dette bidrar ikke bare til orsinkelse, men også til økt eektorbruk ordi inngangstransisjonen or utgangsinverteren blir treg. Fig. 4. Komplementær pass transistor logikk (CP).(FIG8.53a) Komplementær pass transistor logikk (CP) er vist i Fig. 4. Vi ser at kretsen minner om CMOTG. Inverterne på utgangen er lav skew der nedtrekket er prioritert. Fig. 7. Komplementær pass transistor logikk (CP.) (FIG8.53b) Z I Fig. 7 er utgangsinvertere til multiplekesere på inngangen vist. I dette tilellet er utgangsinverterne droppet.. Mål Kunne implementere multipleksere ved hjelp av komplementær pass transistor logikk (CP).. Notater Fig. 5. Komplementær pass transistor logikk (CP), = 0 og = 1.(FIG8.53a) CP multiplekseren med = 0 og = 1 er vist i Fig. 5. Her er det to signalveier ra og til henholdsvis og. Vi ser ørst på signalveien ra til via Z. ignalet går via en nmo transistor til Z som vil bli trukket helt ned til 0. derimot kan ikke trekkes helt opp til 1 ordi nmo transistoren som orbinder med vil ha et terskelall. pmo transistoren som er koblet til og som har Z som gate signal vil bidra til å trekke helt opp til 1. Z Fig. 6. Komplementær pass transistor logikk (CP), = 1 og = 1.(FIG8.53a) CP multiplekseren med = 1 og = 1 er vist i Fig. 6.
IV. ean Integration med pass transistorer (EP) (Kapittel 8.2.5.3 side 311) V. ndre pass transistor amilier (Kapittel 8.2.5.4 side 311-312) Fig. 8. ean Integration med pass transistorer (EP) (FIG8.47). DP En lean integration krets med pass transistorer (EP) er vist i Fig. 8. Transmisjonsportene er erstattet med passtransistorer. Node blir presset opp til 1 når utgangen er 0. På denne måten kan vi erstatte to pmo transistorer ved inngangene med en transistor som er styrt ra utgangen.. Mål Forstå hvordan lean integration krets med pass transistorer (EP) implementeres.. Notater Fig. 9. Dobbel pass transistor logikk (DP) (FIG8.47) Dobbel pass transistor logic (DP) er vist i Fig. 9. DP ligner på CMOTG, men består av dobbelt sett med transmisjonsporter når vi trenger inverterte utganger i tillegg til ordinære utganger. Kretsen trenger ikke tilbakekobling or å sikre gode logiske verdier.. EEP Z Fig. 10. Energi eektiv pass transistor logic (EEP). (FIG8.47) Energi eektiv pass transistor logikk (EEP) er vist i Fig. 10. pmo transistorene som skal dra nodene eller Z er ikke koblet til V DD, men istedet koblet til utgangen. Dette betyr økt tidsorsinkelse, men redusert eektorbruk. C. PP Push-pull pass transistor logikk (PP) er vist i Fig. 11. I dette tilellet er det to nmo pass transistorer og to pmo pass
Z Fig. 13. Dierensiell kaskode spenning svitsj med pass transistor logikk (DCVPG). (FIG8.47) Fig. 11. Push-pull pass transistor logikk (PP). (FIG8.47) G. Notater transistorer, der de to komplementære utgangene brukes til å trekke den andre utgangen til riktig verdi. Vi år et terskelall over de to nmo passtransistorene slik at bare kan trekkes opp til V DD V t. Vi ser at når utgangen skal være logisk 1 så vil den andre utgangen være logisk 0. I dette tilellet vil nær null skru på en pmo transistor koblet med drain til slik at denne utgangen trekkes helt opp til 1. Tilsvarende vil en utgang nær 1 skru på nmo transistoren med drain koblet til utgangen trekke helt ned til 0. D. RP Z Fig. 12. ving-restored pass transistor logikk (RP). (FIG8.47) ving-restored pass transistor logikk (RP) er vist i Fig. 12. ogikken ligner på EEP, men er enklere. Her er pmo transistorene som bidrar til å trekke nodene og Z opp til 1 droppet. I stedet bidrar de to krysskoblede inverterne på utgangen til å trekke begge utgangene til skikkelige logiske verdier. E. DCVPG Dierensiell kaskode spenning svitsj med pass transistor logikk (DCVPG) er vist i Fig. 13. ogikken er orholdsvis lik kaskode voltage svitsj logikk (CV). Inngangene er koblet til drain/source på transistorer slik at det blir pass transistor logikk i stedet or komplementære nedtrekk som CV har. F. Mål Få et overblikk over ulike varianter av logikk med transmisjonsporter og pass transistorer.
VI. Dierensielle kretser * Kaskode spenning svitsj logikk (CV). (INF3400 Del 8: Eektorbruk og statisk CMO[2]) Den vanligste CMO logikken er statisk logikk. Dynamisk logikk som anvendes relativt ote er domino-, pass-transistorog pseudo nmo logikk. I tillegg er det ikke uvanlig å anvende ulike typer dierensiell logikk særlig i anvendelser der det er meget viktig å begrense digital støy. Typiske systemer er mixedmode eller mixed-signal som er integrerte systemer der analoge og digitale delkretser deler samme substrat. Mange dierensielle kretser er utviklet ra kaskode spenning svitsj logikk (CV). innganger Fig. 16. Nonthreshold logikk (NT). Vre = VDD/2 + Vt ordi transistorene vil stenge nedtrekket når utgangen på en av de komplementære blokkene trekkes ned mot GND. åde D og CNT er orholdsvis uvanlig å bruke i moderne CMO.. Mål Forstå hvordan D og CNT logikk virker.. Notater Fig. 14. Dierensiell split-level (D). Dierensiell split-level (D) er vist i Fig. 14. Nedtrekket består av komplementære nedtrekk lik CV, men i tillegg er det koblet nmo transistorer i serie opp til utgangene. Disse nmo transistorene har gate terminalen koblet til en spenningsreeranse V re = V DD/2 V t, slik at utgangen av de komplementære nedtrekkene ( og ) år redusert sving til 0 V DD/2. Dette reduserer parasittisk tidsorsinkelse ved nedtrekk som blir utnyttet til å redusere lengden på transistorene. I moderne design er imidlertid lengden ote minimum slik at dette ikke er utnyttbart i praksis. Fig. 15. Kaskode nonthreshold logikk (CNT). Kaskode nonthreshold logikk (CNT) er vist i Fig. 15. ogikken bygger på D og nontreshold logikk (NT) som er vist i Fig. 16. NT logikk tilsvarer en pseudo nmo logikk med tillegg en nmo transistor og en kapasitans i parallell til GND. NT er tregere enn pseudo nmo logikk og bruker mer statisk eekt, og er deror ikke vanlig å bruke. nmo transistorene mot GND i CNT logikk vil bidra til å redusere strømtrekket
VII. ense-ampliier kretser * Kaskode spenning svitsj logikk (CV). (INF3400 Del 8: Eektorbruk og statisk CMO[2]) * Dual-rail domino logikk. (INF3400 Del 9: Dynamisk CMO[3]) ense ampliier ense-ampliier kretser er kretser som orsterker små dierensielle signaler til store spenningssving på utgangen. enseampliier kretser brukes ote i hukommelser der bitlinjer ote har stor kapasitiv last 2 og vil deror ha stor orsinkelse og trege transisjoner. Kretser som reagerer på små spenningsendringer (transisjoner) vil da kunne reagere raskt når en bitlinje er i erd med å å endret sin verdi. ense-ampliier kretser er utsatt or ladningsdeling som kan påvirke kretsenes utgang ordi kretsen reagerer på små orandringer. Dette påvirker robusthet negativt. ense ampliier _l _h C C Fig. 18. Generisk sense-ampliier krets. Fig. 17. Dual-rail domino logikk. ense-amplier kretser er basert på CV kretser eller mer presist dual-rail domino logikk som er vist i Fig. 17. Vi kan betrakte sense-ampliier kretser som dual-rail domino logikk med en sense-ampliier or deteksjon og orsterkning av små dierensielle spenninger. En generisk sense-ampliier krets er vist i Fig. 18 øverst. Den er mest nyttig or komplekse nedtrekk som representerer betydelig parasittisk orsinkelse. Inngangene er dierensielle som eksempelet nederst i Fig. 18 viser. Det vil alltid være slik at bare et av nedtrekkene er PÅ. VIII. ample set dierensiell logikk (D) * Kaskode spenning svitsj logikk (CV). (INF3400 Del 8: Eektorbruk og statisk CMO[2]). Mål Forstå generisk sense-ampliier krets.. Notater Fig. 19. ample set dierensiell logikk (D). 2 itlinjene skal typisk drive svært mange transistorer. ample set dierensiell logikk (D) er vist i Fig. 19. Vi ser at D skiller seg ra dual-rail domino logikk ved at D ikke har en ren precharge ase. egg merke til at nmo transistoren som er brukt or å koble de komplementære nedtrekkene til GND er styrt av og ikke som or dual-rail domino logikk. Dette betyr at porten ikke precharger, men sampler. Vi må orutsette at nedtrekkene ikke kan overstyre pmo transistorene som skal trekke både og opp mot V DD eller logisk 1.
sistorene antas å være svake og brukes til å motvirke reduksjon i den av utgangene og som ortsatt skal være logisk 1.. Mål Forstå hvordan D logikk virker.. Notater Fig. 20. ample set dierensiell logikk (D) ved sample ase. ample set dierensiell logikk (D) ved sampling er vist i Fig. 20. Vi antar at inngangene er stabile slik at ett av nedtrekkene er PÅ ( i dette eksemplet). Nedtrekket som er PÅ vil orsøke å trekke noden ned til GND eller logisk 0. Vi kan anta at transistorene er dimensjonert slik at noden vil å en spenning som er litt lavere enn V DD, illustrert som stiplet linjer i iguren. ense-ampliier kretsen som har en elles nmo transistor i nedtrekket ned mot GND som er styrt av vil skru av nedtrekkene i sense-ampliieren. Poenget med senseampliiere er å lage et alternativt nedtrekk or nodene og som er mye mer eektivt enn de komplekse nedtrekkene ( og ). Vi ser at porten sampler inngangene slik at en av nodene og blir trukket noe ned ra V DD istedet or å precharges til V DD. I denne samplingsasen er det statisk eektorbruk ordi en av utgangene eller vil ha opptrekk og nedtrekk som er på samtidig. Fig. 21. ample set dierensiell logikk (D) ved set ase. Når skiter ra 0 til 1 vil porten gå over i en set ase (motsvarende evaluering or dual-rail domino logikk) som vist i Fig. 21. nmo transistoren i det eektive nedtrekket i senseampliieren vil trekke raskt ned til GND ordi og er begge 1. Poenget er at kretsen slipper å trekke en av utgangene eller ned til 0 via de komplekse nedtrekkene. De grå tran-
I. Enable/Disable CMO dierensiell logikk (ECD) * Kaskode spenning svitsj logikk (CV). (INF3400 Del 8: Eektorbruk og statisk CMO[2]) Fig. 24. Enable/disable CMO dierensiell logikk (ECD) ved enable. Fig. 22. Enable/disable CMO dierensiell logikk (ECD). Enable/disable CMO direnesiell logikk (ECD) som er vist i Fig. 22 representerer en orbedring av D logikk ved at statisk eektorbruk blir redusert. ECD logikk ved disable er vist i Fig. 24. Porten disables når = 0, slik at pmo transistoren i toppen som er styrt av skrus av og precharge transistorene skrus av som vist i Fig. 24. De to pmo transistorene i det som logisk er to krysskoblete invertere er i starten PÅ og vil orsøke å trekke begge utgangene til logisk 1. I iguren har vi antatt at nedtrekket er PÅ og det vil deror bidra til å holde utgangen lav. De to krysskoblete inverterne vil holde utgangene til riktig logiske verdier.. Mål Forstå hvordan ECD virker.. Notater Fig. 23. Enable/disable CMO dierensiell logikk (ECD) ved disable.) ECD logikk ved disable er vist i Fig. 23. Porten disables når = 1, slik at utgangene blir trukket ned til 0 som vist i Fig. 23. Her er precharge transistorene nmo transistorer slik at de ikke vil danne en strømvei mellom spenningsreeransene V DD og GND og dermed bidra med statisk eekt. pmo transistoren i toppen sørger or at det ikke ikke er opptrekk som er PÅ. egg merke til at de komplementære nedtrekkene kun eventuelt bidrar til å hjelpe med nedtrekket når porten skal disables.
. atched CMO dierensiell logikk (CD) * Kaskode spenning svitsj logikk (CV). (INF3400 Del 8: Eektorbruk og statisk CMO[2]) Fig. 27. atched CMO dierensiell logikk (CD) ved evalering.. Notater Fig. 25. atched CMO dierensiell logikk (CD). atched CMO dierensiell logikk (CD), som er vist i Fig. 25, ligner på D. nmo transistoren under nedtrekkene er styrt av og ikke. På utgangene er det en latch som er likt utgangstrinnet på en ekte-en ase (TPC) latch. Fig. 26. atched CMO dierensiell logikk (CD) ved precharge. CD i precharge asen er vist i Fig. 26 der = 0. Nodene og precharges til logisk 1. egge nedtrekkene, og, er skrudd av ved hjelp av som styrer en nmo transistor. egg merke til at utgangene ikke påvirkes av eventuelle endringer på og ved precharge ordi utgangstrinnet er likt et utgangstrinn or en TPC latch. CD i evalueringsasen er vist i Fig. 26 der = 1. Et av nedtrekkene vil nå trekke en av nodene eller ned mot 0 og dermed trigge sense-ampliier kretsen som raskt bidrar med å trekke den aktuelle noden raskt helt ned til 0. Utgangstrinnene virker nå bare logisk som invertere.. Mål Forstå hvordan CD virker.
I. Dierensiell strøm svitsj logikk (DC) * Kaskode spenning svitsj logikk (CV). (INF3400 Del 8: Eektorbruk og statisk CMO[2]) Dierensielle kretser kan bruke mye eekt ordi en av utgangene vil ha en transisjon i hver klokkesykel. N1 N2 N1 N2 Fig. 30. Dierensiell strøm svitsj logikk (DC) ved evaluering. Fig. 28. Dierensiell strøm svitsj logikk (DC). Med dierensiell strøm svitsj logikk (DC), som vist i Fig. 28 orsøker man å redusere eektorbruket relatert til interne noder og øke hastigheten ved å redusere spenningen som nedtrekket skal lade ut. N1 N2 N1 N2 Fig. 31. Dierensiell strøm svitsj logikk (DC2). DC2 som er vist i Fig. 31 precharger utgangene til 0 tilsvarende ECD. Transistorene N1 og N2 virker på tilsvarende måte som or DC1. Fig. 29. Dierensiell strøm svitsj logikk (DC) ved precharge. DC ved precharge er vist i Fig. 29, der vi antar at = 0. egg merke til at nmo transistorene N1 og N2 er PÅ mens nmo transistorene mellom disse transistorene og de komplekse 3 nedtrekkene er V. Interne noder i nedtrekkene vil ikke lades opp under precharge. DC ved evaluering er vist i Fig. 30, der vi antar at = 1. Ved evaluering vil en av transistoren N1 eller N2 alltid stenge og sørge or at den av utgangene som ikke skal trekkes til 0 ikke vil ha strømveier ned i nedtrekket (). Det nedtrekket som er PÅ vil sørge or å dra en av utgangene ned til 0 ( ) og dermed interne (de leste) nodene i dette nedtrekket også ned til 0. 3 ntar at nedtrekkene har mange interne noder. I DC3, som er vist i Fig. 32, er de to nmo precharge transistorene ertattet med en pass transistor som kortslutter de to utgangene slik at begge utgangene blir precharget til 0 ordi pmo transistorene i de to krysskoblete inverterne ikke kan levere strøm på grunn av pmo transistorene styrt av som er koblet til logisk spenningsreeransen V DD.. Mål Forstå hvordan ulike ormer or dierensiell strøm svitsj logikk (DC) virker.
II. icmo kretser N1 N2 ipolare transistorer kan levere mye mer strøm enn CMO transistorer og brukes i noen kretser der det er spesielt stort behov or sterke utgangsdrivere. Noen CMO prosesser tillater implementasjon av bipolare transistorer. like prosesser kalles icmo. Fig. 32. Dierensiell strøm svitsj logikk (DC3).. Notater Q2 M3 M2 W Q1 M1 Fig. 33. icmo NND port. En icmo NND port er vist i Fig. 33. Transistorene M2 og M3 tilsvarer nedtrekket or en CMO NND port. Transistoren M1 brukes or å trekke basen W på npn transistoren Q1 til 0 slik at nedtrekket or den bipolare utgangen blir mest mulig eektivt.. Mål Forstå hvordan enkle logiske porter kan implementeres i en icmo prosess med bipolare transistor som utgangstrinn.
ogikk nmo pmo Dierens. tat. eekt ving Dynamisk Restore Ratioed Kaskade Robust tatisk k k NEI NEI J NEI J NEI J Høy pseudo nmo k 1 NEI J NEI NEI J J J Middels FP 2k+2 1 NEI J NEI NEI J J J Middels CV 2k 2 J NEI J NEI J NEI J Høy Dynamisk k+1 1 NEI NEI J J J NEI NEI av Domino k+2 2 NEI NEI J J J NEI J av Dual-rail D. 2k+3 4 J NEI J J J NEI J av CMOTG k k NEI NEI J NEI J NEI J Høy EP k 2 NEI NEI J NEI J J J Middels DP 2k 2k J NEI J NEI J NEI J Høy CP 2k 4 J NEI J NEI J NEI J Middels EEP 2k 4 J NEI J NEI J NEI J Middels RP 2k 2 J NEI J NEI J J J av DCVPG 2k-2 2 J NEI J NEI NEI NEI J Middels PP k k J NEI J NEI NEI NEI J av D 2k+2 2 J J NEI NEI J NEI J Middels CNT 2k+4 2 J J NEI NEI J NEI J Middels NT k+1 2 NEI J NEI NEI J J J Middels D 2k+6 6 J J J NEI J NEI NEI V ECD 2k+4 3 J NEI J NEI J NEI NEI V CD 2k+8 6 J NEI J NEI J NEI NEI V DC1 2k+7 4 J NEI J NEI J NEI NEI V icmo 2k+1 k NEI J NEI NEI J NEI J Middels TE I CMO logikk. III. ammenligning av CMO logikk typer ammenligning av ulike typer CMO logikk er gjort i tabell I, der en rekke viktige aktorer som er knyttet til logikk typer; kompleksitet eller antall transistorer, om logikken er dierensiell, statisk eektorbruk, utgangsving, dynamiske interne noder, signal restore, ratioed (transistor dimmensjonering i opptrekk/nedtrekk), mulighet or å koble i kaskade og robusthet, er tatt med.. Mål Forstå grunnleggende orskjeller i ulike CMO logikker. IV. Indeks CMOTG 1 CNT 5 CP 2 DC 10 DCVPG 4 Dierensiell strøm svitsj logikk (DC) 10 Dierensiell kaskode spenning svitsj logikk med pass transistor logikk (DCVPG) 4 Dierensiell logikk 5 Dierensiell split-level (D) 5 Dobbel pass transistor logic (DP) 3 DP 3 D 5 Dual-rail domino logikk 6 ECD 8 EEP 3 Enable/disable CMO direnesiell logikk (ECD) 8 Energi eektiv pass transistor logikk (EEP) 3 atched CMO dierensiell logikk (CD) 9 CD 9 EP 3 ean integration med pass transoistorer (EP) 3 Kaskode nonthreshold logikk (CNT) 5 Komplementær pass transistor logikk (CP) 2 Mixed-mode 5 Mixed-signal 5 Nonthreshold logikk (NT) 5 NT 5 PP 3 Push-pull pass transistor logikk (PP) 3 ense ampliier kretser 6 RP 4 ving-restored pass transistor logikk (RP) 4 Reerences [1] Neil H.E. Harris og David M. Harris Integrated Circuit Design jerde utgave 2010, IN 10: 0-321-69694-8, IN 13: 978-0- 321-69694-6, Pearson. [2] ngvar erg INF3400 Del 8.I [3] ngvar erg INF3400 Del 9.IV