KONVENSJONELLE latcher og vipper i CMOS blir gjennomgått.

Transkript

1 el 11: Latcher og vipper NGVAR BERG I. Innhold KONVENSJONELLE latcher og vipper i CMOS blir gjnomgått. Latcher som styres av to klokkefaser og klokkepulser blir diskutert. Lacher og vipper med, og able blir prestert. Latcher med logikk introduseres og differsielle vipper presteres. Til slutt blir ekte -fase latcher og vipper introdusert. Alle hvisninger til figurer er relevant for Weste & Harris [1]. 1. Innhold. 2. Konvsjonelle CMOS latcher. Kapittel side Konvsjonelle CMOS vipper. Kapittel side Latcher som styres av klokkepulser. Kapittel side Latcher og vipper som kan tes. Kapittel side Latcher og vipper som kan ables. Kapittel side Latcher med logikk. Kapittel side Klass semidynamisk vippe (SFF). Kapittel side iffersielle vipper. Kapittel side Ekte -fase (TSPC) latcher og vipper. Kapittel side 414. II. Konvsjonelle CMOS latcher (Kapittel side ) * Terskelfall [2]. Pass transistor C karakteristikk, Kapittel side Utgang er dynamisk, dvs. utgang vil være udrevet og flyte når kontrollsignalet () er lavt. ette kan medføre at utgang dres slik at latch ikke holder riktig verdi. Inngang driver direkte til source/drain terminal på transistor og ikke gate terminal. ette kan resultere i merkbar støy og gjør det vanskelig å prediktere forsinkelse i krets. Tilstand på d lagrede nod () kan påvirkes av støy på utgang (også ), slik at lagringsnod er utsatt for dringer fra utgang. I Fig. 1 (b) er det vist transmisjonsport som latch. vil fungere bedre n pass transistor, m vil også ha begrsninger som latch. Ved å utvide fra pass transistor til transmisjonsport har vi bare fjernet d første begrsing. Utvidels medfører også et behov for t invertert kontrollsignal. Fig. 2. ynamisk latch med transmisjonsport og inverter. (FIG7.17c) I Fig. 2 har vi lagt til inverter på utgang slik at utgang blir invertert og dermed isolert latchs lagrede verdi fra utgang. Latch er da ikke utsatt for støy fra utgang, m vil forsatt være dynamisk og inngang koblet til source/drain terminal på transistor. (a) (b) Fig. 1. ynamisk -transistor- og transmisjonsport latch. (FIG7.17a og b) I prinsippet kan man lage latch ved hjelp av transistor som vist i Fig. 1 (a). Ideelt vil utgang følge inngang når er høy og holde verdi når er lav. I utgangspunktet er ofte få transistorer å forterekke framfor flere transistorer når man implemtere krets. For pass transistor som latch vil det imidlertid være fire viktige begrsinger: Utgang vil ikke svinge mellom GN og V. Spesielt vil ikke nmos transistor kunne brukes til å drive logisk høy verdi (V ) på grunn av terskelfall. Fig. 3. ynamisk latch med inverter og transmisjonsport. (FIG7.17d) I Fig. 3 er det vist latch med inverter og transmisjonsport. Vi har nå inngang koblet til gate, m utgang vil være utsatt for støy. En logisk ekvivalt krets som vist i Fig. 3, m med mindre arealbehov er klokket CMOS inverter (C 2 MOS)somervistiFig. 4. C 2 MOS er noe tregere n n inverter og transmisjonsport fordi transistore som styres av klokkesignale aldri vil bidra i parallell. et er derfor ikke vanlig å bruke klokket CMOS på inngang til latch.

2 Fig. 6. Statisk latch med inverter inmngang og utgang. (FIG7.17f) Fig. 4. Klokket CMOS latch. (FIG7.18) Fig. 7. Statisk latch med utgang. (FIG7.17g) di på. ne latch er derfor statisk. Fig. 5. Statisk latch med transmisjonsport og inverter og tilbakekobling i motfase øverst. Tilbakekobling med C 2 MOS nederst. (FIG7.17e) Ved å kombinere latche i Fig. 2 og 3 og klokke transmisjonsporte i motfase får vi statisk latch som vist i Fig. 5. et som nå mangler er gate terminal innngang. IFig. 6harlatchfått inverter på inngang og utgang blir dermed på grunn av to inverteringer. Utgang lastes av C 2 MOS inverter i tillegg til eksterne kretser. En raskere latch der last på utgang er redusert er vist i Fig. 7. ette er latch som ikke har no av de begrsinger som ble beskrevet for pass transistor latch. Vi ser imidlertid at latch har blitt relativt kompleks, som medfører økt tidsforsinkelse, effektforbruk og økt areal (utlegg). Enklere latcher med gode elektriske egskaper baseres på latch i Fig. 7 med forklinger som øker latchs ytelse og reduserer arealbehovet. En kel forkling av latch i Fig. 7 er vist i Fig. 8, der C 2 MOS inverter er erstattet med svak 1 inverter. Når latch sampler (latcher inn) vil inngangsignalet via inngangsinverter og transmisjonsport overstyre tilbakekobling slik at utgang får ny verdi. Når transmisjonsport er skrudd AV vil tilbakekobling være tilstrekkelig sterk til åholdever- 1 Med svak inverter mes inverter som leverer lite strøm på grunn av lite W/L forhold for transistore. A. Varianter av transparte latcher Latch som er vist i Fig. 9 brukes typisk i registre eller FGPA (Field Programmable Gate Array) kretser. Latch styres av kontrollsignale WR (WRite) og R (Rea). Legg merke til at inngang er koblet til pass transistor. ette betyr at nod i utgangspunktet ved latching ikke kan trekkes helt opp til logisk 1 (V ), m vil evtuelt bli trukket helt opp til logisk 1 ved hjelp av inverter i tilbakekobling. Latche har vanligvis sammkoblet utgang som forutter at bare av mange latcher med felles utgang kan selekteres ved et gitt tidspunkt. En ann variant av statisk latch er vist i Fig. 10. Inverter til vstre brukes for å gerere klokke invertert lokalt. Inngang er koblet til source/drain terminaler på transmisjonsport slik at man må være oppmerksom på at latch kan være tung å drive for inngang. Latch kan utvides med inverter før transmisjonsport og dermed vil utgang bli. Tilbakekobling er nå delvis klokket, dvs. blir precharget til logisk 1 dersom =0(sombetyrat =1)ogtrukketned til 0 når =1og =1(sombetyrat =0). Når latch skal sample, dvs. når = 1 må transmisjonsport overstyre precharge i tilbakekobling, og derfor er pmos transistor i tilbakekobling svak. B. Mål Forstå hvordan konvsjonelle latcher i CMOS kan implemteres.

3 III. Konvsjonelle CMOS vipper (Kapittel side ) Fig. 8. Statisk latch med utgang og svak uklokket tilbakekobling. (FIG7.17i) inn WR R ut Fig. 11. ynamisk vippe. (FIG7.19a) En dynamisk vippe er vist i figur 11. ne vipp er satt samm av to dynamiske latcher som klokkes i motfase. Fig. 9. Statisk latch for FPGA (Field Programmable Gate Array). (FIG7.17j) C. Notater Fig. 12. Statisk vippe. (FIG7.19b) En statisk vippe med to statiske latcher som er klokket i motfase er vist i Fig. 12. ne vipp har både og utganger. et er vanlig at vipper bare har klokkeinngang og gererer invertert klokkesignal lokalt. Z U TP1 TP2 2 2 C MOS 1 C MOS 2 t00 Fig. 13. Statisk vippe ved negativ klokkeflanke og lokal gerering av invertert klokke. (FIG7.19b) Fig. 10. svak Statisk latch variant. (FIG7.17k) Ved lokal gerering av invertert klokkesignal kan man få lit forsinkelse for det inverterte klokkesignalet som vist i Fig. 13. Ved negativ klokkeflanke, dvs. skifter fra 1 til 0 vil det ta viss tid t 00 der begge klokkesignale er lave. Signalveier somermarkertmedtykkelinjererdapå. Vi ser at d første transmisjonsport TP1 er PÅ slik at inngangslatch sampler inngang. Tilbakekobling i inngangslatch burde vært skrudd av, m vil i period t 00 ha ett opptrekk som er PÅ. ette opptrekket er egtlig bare PÅ når = 0 som betyr at

4 = 1. I situasjon der inngang = 1 får vi konflikt i nod fordi inngang via inverter og TP1 vil drive til 0 ms tilbakekobling vil drive til 1. ette er bare et temporært problem fordi vi må forutte at dres til 1 før positiv klokkeflanke kommer. Etter t 00 vil tilbakekobling skrus AV og node og vil få riktig verdi drevet fra inngang. Problemet er mer betydelig n man kan få inntrykk av ved bare å studere inngangslatch i period t 00. Huskatutgangslatch har samme klokkesignaler slik at i perid t 00 vil transmisjonsport for utgangslatch TP2 også være feilaktig PÅ. ette medfører at nod Z vil påvirkes av (direkte fra ) og via tilbakekobling i utgangslatch C 2 MOS 2. Vi ser at bare opptrekket i tilbakekobling er PÅ slik at tilbakekobling vil førsøke å precharge Z til 1. korrekte funksjon til utgangslatch er at TP2 er AV og tilbakekobling er PÅ. Vi ser at i period t 00 er hele vipp transpart slik at kan påvirke og direkte. En kritisk situasjon er når Z =0og U =1rettført 00 og =1sombetyratZ drives mot 1 via og fra. I dne situasjon er ikke tilbakekobling i utgangslatch aktiv og Z kan derfor drives til 1, som igj drer U til 0 og bidrar til åholdez = 1 feilaktig. Når period t 00 er over vil TP2 stge, m dette er for st til å unngå feilaktig dring av utgange Fig. 15. Statisk vippe med tofase ikke-overlappde klokker. (FIG7.21) B. Notater Z U TP1 TP2 2 2 C MOS 1 C MOS 2 t11 Fig. 14. Statisk vippe ved positiv klokkeflanke og lokal gerering av invertert klokke. (FIG7.19b) Vi får et tilsvarde problem ved positiv klokkeflanke som vist i Fig. 14. I period t 11 vil begge klokkesignale være høye slik at vipp blir temporært transpart. Riktig vippe funksjon er at inngangslatch ikke sampler inngang, m har aktiv tilbakekobling. ette betyr at TP1 skal være AV og C 2 MOS 1skalværePÅ. For utgangslatch skal TP2værePÅ og tilbakekobling C 2 MOS 2væreav. Iperiodt 11 kan vi få alvorlig situasjon dersom node og dres på grunn av og tilbakekobling C 2 MOS 1 i inngangslatch ikke kan overstyre TP1. I dne situasjon blir vipp transpart. En vanlig løsning på problemet med delvis transparte vipper er å bruke tofase ikke-overlappde klokker som vist i Fig. 15. A. Mål Forstå hvordan konvsjonelle vipper i CMOS kan implemteres.

5 IV. Latcher som styres av klokkepulser (Kapittel side ) p p p p Latch Kombinatorisk logikk Latch Fig. 19. Puls gerator. (FIG7.22d) Fig. 16. Latch som styres av klokkepuls. En latch som styres av klokkepulser minner om konvsjonell transpart latch. Et slikt system er avhgig av forholdsvis stor tidsforsinkelse i kombinatorisk logikk mellom latche som vist i Fig. 16. For at to latcher med kombinatorisk logikk mellom latche ikke skal være transpart må det tes krav til tidsforsinkelse i d kombinatoriske logikk: t cd t hold t ccq + t pw, (1) der t cd er contamination (minimum) forsinkelse i kombinatorisk logikk, t hold er hold tid for inngang fra negativ klokkeflanke, t ccq er klokke til utgang contamination forsinkelse for latch og t pw er pulsbredd på klokkesignalet. En tredje pulsgerator med betydelig bredere pulser er vist i Fig. 19. Ulike pulsgeratorer med forskjellig pulsbredder passer til ulike spesielle latcher. B. Puls latch A. Puls geratorer p Fig. 20. Partovi puls latch. (FIG7.23) Fig. 17. Enkel puls gerator. (FIG7.22a) Med utgangspunkt i et klokke signal med dutycycle lik 50% kan vi gerere klokke med pulser 50% som vist i Fig. 17. I dette tilfellet blir invertert klokkesignal også gerert. p p Et eksempel på latch som er styrt av klokkepulser er vist i Fig. 20. ette er såkalt Partovi puls latch som har pulsgerator innebygd i selve latch. C. Mål Forstå hvordan latcher som styres av klokkepulser kan implemteres.. Notater treg p Fig. 18. Puls gerator. (FIG7.22b) En ann puls gerator er vist i Fig. 18. ne puls gerator gererer pulser med meget kort bredde.

6 V. Latcher og vipper som kan tes (Kapittel side ) Latch Vippe Fig. 24. Asynkron latch med signal. (FIG7.24) Fig. 21. Symboler for latch og vippe med signal. (FIG7.24) et er praktisk å kunne bytte et signal slik at tilstand til et sekvseringselemt er kjt ved oppstart. Symboler for latch og vippe med signal er vist i Fig. 21. et er to typer av : Synkron. Synkrone signaler må være stabile for up- og hold tid ved klokkeflanker. En latch med asynkron er vist i Fig. 24. NAN port på inngang fungerer som beskrevet for latch med synkron, dvs. via og tes til 0 når =1og =1. Latch blir da resatt via transmisjonsport på inngang. et er i tillegg plassert dynamisk NAN port i tilbakekobling slik at nod kan tes til 1, og dermed utgang tes til 0 når =1og = 0. ette betyr at utgang tes til 0 når =1uavhgigav og. Asynkron. Asynkrone signaler ter et elemt uavhgig av klokkesignaler. Fig. 25. Aynkron vippe med signal. (FIG7.24) Fig. 22. Synkron latch med signal. (FIG7.24) En latch med synkron er vist i Fig. 22. Som kjt er ikke latch følsom for inngang når = 0. NAN port på inngang av latch vil slippe gjnom når er 1, vi har for 2inngangs NAN port (NAN2) = som gitt at = 1 kan forkles til =. Når = 0 kan uttrykket for NAN port forkles til =1. Når transmisjonsport åpner for = 1 vil latch sample inn t eller 1. I det siste tilfellet skal latch tes slik at utgang = 0uavhgigav. Vi legger merke til at latch ikke tes før =1. Fig. 23. Synkron vippe med signal. (FIG7.24) En vippe med synkron er vist i Fig. 23. For inngangslatch i vipp gjelder samme argumtasjon som for synkron av latch, m der inngangslatch er klokket i motfase 2. 2 Inngangslatch kan tes når =0. En vippe med asynkron er vist i FIG. 25. Inngangslatch vil presse nod til 1 når =1uavhgigav, og (tidligere) verdi på. Når =0vilnod få verdi 1. Vi har da situasjon der nod blir satt til 1 fra via transmisjonsport når = 1 eller fra d dynamiske NAN port når = 0. ette betyr at blir resatt til 1 uavhgig av og blir resatt til 1. Legg merke til at dne vipp tes til 1 når =1. Fig. 26. Aynkron vippe med signal. Vi kunne ha byttet ut NAN porte med NOR porter og med, som vist i Fig. 26, slik at nod ble resatt til 0 for åfå resatt utgang til 0 når =1. A. Vippe med asynkron og I Fig. 27 er vippe med asynkron og vist. Krets bytter to signaler og til å te vipp i to ulike tilstander. Inngangslatch har signal som styrer NAN port som ter nod til 1 når = 1. For utgangslatch vil signalet te nod lik 1. signalet ter utgang på C 2 MOS NAN port i tilbakekobling i inngangslatch

7 Fig. 27. Vippe med asynkron og signal. til 1 når = 1 samtidig som NAN port i utgangslatch te inngang til inverter til 1 og dermed utgang til 0. Fig. 29. Vippe med asynkron og signal. Re =1 Fig. 28. Vippe med asynkron og signal. Set = =0 Vipp med = = 0 er vist øverst i figur 28. For alle NAN porte vil det være av inngange som er 1, dvs. = = 1. Forklet port og logisk ekvivalt, m ikke elektrisk, ekvivalt, er inverter som vist i d nederste krets i Fig. 28. Vipp i funksjon er vist i Fig. 29 øverst. I dette tilfellet forutter vi at det andre kontrollsignalet = 0. For inngangslatch vil da utgang på C 2 MOS NAN port i tilbakekobling bli satt til 1 slik at d andre NAN port i inngangslatch vil te til 0. ette betyr at inngangslatch vil bli resatt til 0 som er tilsvarde som om vi samplet inn 0 fra inngang. For utgangslatch vil NAN port med som inngang te inngang til inverter til 1 og dermed utgang til 0. C 2 MOS NAN port i tilbakekobling i utgangslatch vil sørge for at blir lik 0 (som er samme verdi som ). ersom kontrollsignalet tes til 0 etter at krets er korrekt resatt vil vipp være i tilstand vist i Fig. 29 nederst 3 inntil vipp evtuelt sampler inn ny verdi =1 når = 0, eller vipp tes til 1 ved hjelp av kontrollsignalet. Vipp i funksjon er vist i Fig. 30 øverst. I dette tilfellet forutter vi at det andre kontrolsignalet = 0. Inngangslatch vil te nod til 1 som igj vil te utgang til C 2 MOS NAN port i tilbakekobling til 0. ne verdi vil holde seg lik 0 gjnom forklet logisk ekvivalt vist for inngangslatch i Fig. 30 nederst. For utgangslatch vil Fig. 30. Vippe med asynkron og signal. Set =1 C 2 MOS NAN port i tilbakekobling sørge for at =1 som vil te inngang til utgangsinverter til 0 og dermed blir utgang lik 1. Vipp nederst i figur er logisk ekvivalt inntil inngangslatch sampler inn ny verdi = 0 når = 0, eller vipp tes ved hjelp av kontrolsignalet. B. etaljer Vi har nå forutsatt at vipp kan ha tre ulike modi: Vippe. = = 0. Vipp fungerer som vanlig vippe som vist i Fig. 28 nederst. Ret til 0. = 1 og = 0. Vipp tes til 0, dvs. både utgang og nod tes til 0. Når signalet dres til 0 vil krets operere som kretsekvivalt vist nederst i Fig. 29. Sett til 1. = 1 og = 0. Vipp tes til 1, dvs. både utgang og nod tes til 1. Når signalet dres til 0 vil krets operere som kretsekvivalt vist nederst i Fig Krets nederst er logisk ekvivalt når = =0,mikke elektrisk ekvivalt. et er kombinasjon av kontrollsignale som vi ikke har vurdert. ersom vi antar at vipp har kontrollsignale

8 = = 1 har vi situasjon som ikke kan tillates. Vipp skal i dne situasjon bådetestil1og0somerselvmotsigde og mingsløst. For ords skyld kan det være fornuftig å analysere vipp for å se hva som skjer dersom vi ved feil påtrykker dne ulovelige kombinasjon av kontrollsignaler. VI. Latcher og vipper som kan ables (Kapittel side 410) = 1 = 1 = 1 -> 0 Fig. 32. Latch 1 0 Latch Latch med able realsiert med multiplekser.(fig7.26) -> 0 = 1 -> 0 -> 0 Fig. 31. Vippe med asynkron og signal. Set = Re =1 I Fig. 31 øverst er det vist hvordan vipp virker når = = 1. Vi ser at utgang blir resatt til 0 som i utgangspunktet ligner vanlig. Legg merke til at node og blir satt til 1 samtidig. ette samsvarer ikke med vanlig. Vipps tilstand før evtuell ny sampling av inngang er avhgig av hvilke av de to kontrollsignale som skrus av først. ersom blir satt til 0 ms = 1,som vist nest øverst i figur, vil krets oppføre seg som om d ble satt til 1 slik at utgang blir satt til 1. ersom blir satt til 0 ms = 1, som vist nest nederst i figur, vil krets oppføre seg som om d ble satt til 0 slik at utgang forblir 0. I d nederste vipp er det antatt at og dres fra 1 til 0 samtidig. Situasjon vil da være ukjt, dvs. vi kan ikke forutsi om vipp blir satt til 0 eller 1. C. Mål Kunne implemtere latcher og vipper med synkron eller asynkron. Fig. 33. Latch med able realisert med multiplekser. I mange tilfeller kan det være hsiktsmessig å kombinere able funksjon i latcher og vipper. En latch med able signal er vist i Fig. 32 der latch er kombinert med multiplekser. Krets har forholdsvis lang signalvei i tilbakekobling via multiplekser som vist i Fig. 33 når =0og = 1. I tillegg til å bidra med forsinkelse vil multiplekser bidra med betydelig arealøkning. & & & & Latch & Fig. 34. Latch med able funksjon realisert med clock gating design.(fig7.26) I Fig. 34 er det vist logisk ekvivalt latch med able der vi har beholdt d opprinnelige latch og dret de lokale styresignale. ette kalles clockgatingdesign. Vedå ANE og til & vil krets bare sample når både og er logisk 1, ellers vil d lokale tilbakekobling i latch sørge for å holde d lagrede verdi. En vippe med able signal er vist i Fig. 35 der vippe er kombinert med multiplekser. En tisvarde forkling som for latch med able i Fig. 34 er vist for vipp i Fig. 36.

9 Vippe 1 0 Fig. 35. Vippe med able realisert med multiplekser.(fig7.26) Vippe A B VII. Latcher med logikk (Kapittel side ) Vippe C E Fig. 36. Vippe med able funksjon realisert med clock gating design. (FIG7.26) AN port som er byttet for å dre styresignaler til latch og vipp kan deles av mange sekvseringselemter og vil derfor ikke bidra med betydelig areal. A. Mål Forstå hvordan man kan implemtere latcher og vipper med able signal. Fig. 37. Latch med logikk.(fig7.27) Latche kan lett bygges ut til å prosessere signaler. Et eksempel på latch med logikk er vist i Fig. 37 der = (A + B) C E. Latch mangler tilbakekobling og er derfor dynamisk. S0 S1 B. Notater 0 1 Fig. 38. Latch med logikk og clock gating. (FIG7.27) En multiplekser latch er vist i Fig. 38 der lokale kontrollsignaler blir styrt av S0 ogs1. ne latch er også dynamisk. Statiske latcher og vipper kan også utvides med logikk på samme måte. A. Mål Forstå hvordan logikk kan inkluderes i statiske- og dynamiske latcher og vipper. B. Notater

10 VIII. Klass semidynamisk vippe (SFF) (Kapittel side ) precharge transistor koblet til nod. Utgang blir da satt til 0. Vi har nå situasjon der = som jo er vipps korrekte funksjon Fig. 39. Klass semidynamisk vippe. (FIG7.28) Fig. 42. Klass semidynamisk vippe. (FIG7.28) En Klass semidynamisk vippe er vist i Fig. 39. Latch er krysning mellom latch styrt av klokkepuls og vippe. I Fig. 42 er vipp vist når = 1 og = 0. I dne situasjon er nedtrekkskjed koblet til skrudd av slik at forblir 1. Nod vil da trekkes ned via to nmos transisorer styrt av og slik at utgang = 1. ette medfører også situasjon der = som jo er vipps korrekte funksjon. A. Mål Kunne implemtere Klass semidynamisk vippe. B. Notater Fig. 40. Klass semidynamisk vippe der =0. (FIG7.28) I Fig. 41 er vipp vist når =0. Nod vil da precharges til 1 og ikke kunne påvirke utgange og. Ved nod er det koblet to svake invertere som sørger for åholdeverdipå og dermed motvirke lekkasje og ladningsdeling Fig. 41. Klass semidynamisk vippe der =0. (FIG7.28) I Fig. 41 er vipp vist når =1. Viantarnåatkrets skal latche (sample) inn ny verdi fra inngang. Viserat precharge transistor koblet til er slik at nod t vil holde sin verdi eller trekkes ned til 0. I eksemplet vist i Fig. 41 er =1. Viantarnå at utgang på NAN port er 1 som vist i Fig. 41 rett før skifter fra 0 til 1. et som skjer rett etter dne transisjon er at nod trekkes ned til 0 før utgang på NAN port rekker å reagere på dring av. Når er trukket ned til 0 vil tilbakekobling via NAN port sørge for å holde utgang på NAN port til 1. andre inngang til NAN port kommer fra viatoinvertere,1og2.vimå forutte at ikke dette signalet rekker å skifte fra 0 til før er trukket ned til 0. Nod vil nå bli trukket opp til 1 via

11 I. iffersielle vipper (Kapittel side ) p3 p1 p2 p4 n4 n5 n2 Svak n3 n1 Svak NAN 1 NAN 2 Fig. 45. iffersiell sse-amplifier vippe =1. (FIG7.29a) Fig. 43. iffersiell sse-amplifier vippe. (FIG7.29a) En differsiell vippe er vist i Fig. 43. Vipp er basert på såkalt sse amplifier som består at et inngangstrinn med og med felles transistor med inngang ned mot GN. e to NAN porte brukes til å holde utgange stabile. Svak Svak Fig. 44. iffersiell sse-amplifier vippe med =0. (FIG7.29a) differsielle vipp med = 0 er vist i Fig. 44. Når = 0 vil node og precharges til 1 slik at de to NAN porte kan forkles logisk som vist til høyre for vipp. e to kretse med krysskoblete invertere er idtiske og tilsvarer utgangslatch på vanlig vippe. differsielle vipp med = 1 er vist i Fig. 45. Vipp skal nå sample inn ny verdi. Som vi ser er vipp fullstdig symmetrisk, vi ser derfor på eksemplet der = 1 som vist i figur. Nod blir trukket ned til 0 og dermed opp til 1. Utgang = som vil holdes til sampling ved neste positive klokkeklanke. et er viss tidsforsinkelse gjnom de to NAN porte på utgange. differsielle vipp i Fig. 46 har raskere respons n vipp med krysskoblete NAN porter. Utgang blir trukket opp til via pmos transistor direkte fra. e to krysskoblete porte bidrar til å holde verdi i vipp. Fig. 46. iffersiell sse-amplifier vippe. (FIG7.29b) A. Mål Kunne implemtere differsielle vipper. B. Notater

12 . Ekte -fase (TSPC) latcher og vipper (Kapittel side 414) transistore styrt av klokke signalet. Krets vil da logisk være to invertere i serie slik at vi alltid får =. Vanlige latcher og vipper bytter i tillegg til klokkesignal også invertert klokkesignal. I moderne CMOS blir typisk invertert klokkesignal gerert lokalt ved latche eller vippe. Fig. 50. Ekte -fase latch. (FIG7.30b) Fig. 47. Ekte -fase latch. (FIG7.30a) En latch som kun bytter ett klokkesignal er vist i Fig. 50. Vi kaller dette for ekte -fase latch. En latch som er følsom for motsatt klokkivå er vist i Fig. 50. Istedet for å bruke samme latch med invertert klokke signal erstatter vi de klokkestyrte nmos transistore med pmos transistore og flytter utgange mellom pmos og nmos transistorer. = 1 = 0 Fig. 51. Ekte -fase vippe. (FIG7.30c) Fig. 48. Ekte -fase latch med =0. (FIG7.30a) En ekte -fase latch med = 0 er vist i Fig. 49. Latch skal holde utgang stabil så lge = 0. Vi ser at nedtrekke er skrudd AV ved hjelp av. I utgangspunktet har vi to mulige tilstander; var 1 før skiftet fra 1 til 0 (som vist på vstre side) og var 0 opprinnelig (som vist på høyre side). En forutnig for at =1erat = 0 som vist til vstre. Når nedtrekket koblet til utgang ikke kan trekkes ned pga. vil ikke krets kunne dre utgang så lge = 0. Legg merke til at latch er dynamisk slik at lekkasje kan påvirke utgangssignalet etter viss tid. Utgang holdes høy ved hjelp av pmos transistor som er skrudd på forsi =0. Nod er ikke drevet og kan dres som følge av lekkasje og dermed påvirge utgang. Til høyre er tilstand der =0og = 1. I dette tilfellet er hverk eller drevet og derfor utsatt for lekkasje. En ekte -fase vippe er vist i Fig. 51. ne vipp er da klere to -fase latcher klokket i motfase. Fig. 52. Ekte -fase vippe når =0. (FIG7.30c) Fig. 49. = 1 = 0 Ekte -fase latch med =1. (FIG7.30a) En-fase vipp nåt =0og = 1 er vist i hholdsvis Fig. 52 og 53. En-fase latcher og vippe som er beskrevet i dette avsnittet er dynamiske. Ved latching av ny verdi (sampling) er er = 1 som vist i Fig. 49. I dne situasjon kan vi (logisk) se bort i fra A. Mål Kunne implemtere ekte -fase latcher og vippe.

13 Fig. 53. Ekte -fase vippe når =1. (FIG7.30c) I. Indeks C 2 MOS 1 Asynkron 5 iffersiell vippe 11 ynamisk latch 1 Ekte -fase latch 12. Field programmable gate arry 2 FGPA 2 Klass semidynamisk vippe 10 Klokket CMOS (C 2 MOS)1 Latch 1 Latch med asynkron 6 Latch med able 8 Latch med synkron Sse amplifer 11 Statisk latch 2 Synkron 5 Vippe med asynkron 6 Vippe med able 8 Vippe med synkron 5 Referces [1] Neil H.E. Harris og avid Harris CMOS VLSI ESIGN, A circuit and system perspective tredje utgave 2005, ISBN: , Addison Wesley, [2] ngvar Berg, INF3400 el 3: Utvidet transistormodell og C karakteristikk for inverter og pass transistor.