INF3400 Digital Mikroelektronikk øsningsorslag DE 12 NGVR ERG I. DE 12 Del 12 og 13: Passtransistor- og dierensiell MO logikk. II. Oppgaver Tegn sjematikk or en 4:1 multiplekser med innganger,, og, og to selekt signaler 0 og 1, i ølgende logikkstiler: 1. P. 2. EP. 3. DP. 4. EEP. 5. PP. 6. RP. 7. DVPG. 8. tatisk MO..1 øsningsorslag Teori or P Fig. 2. Komplementær pass transistor logikk (P), =0og = 1.(FIG6.51a) Fig. 3. Komplementær pass transistor logikk (P), =1og = 1.(FIG6.51a) Fig. 1. Komplementær pass transistor logikk (P).(FIG6.51a) Komplementær pass transistor logikk (P) er vist i Fig. 1. Vi ser at kretsen minner om MOTG. Inverterne på utgangen er lav skew der nedtrekket er prioritert. P multiplekseren med =0og =1ervistiFig. 2. Hererdettosignalveierra og til henholdsvis og. Vi ser ørst på signalveien ra til via. ignalet går via en nmo transistor til som vil bli trukket helt ned til 0. derimot kan ikke trekkes helt opp til 1 ordi nmo transistoren som orbinder med vil ha et terskelall. pmo transistoren som er koblet til og som har som gate signal vil bidra til å trekke helt opp til 1. P multiplekseren med =1og =1ervistiFig. 3. pmo transistorene koblet til nodene og bidrar til åtrekke enten eller til logisk 1, dvs. i dette tilellet. P kan implementeres uten de to pmo transistorene. En av nodene eller vil da bli trukket helt ned til 0, mens den andre vil bli trukket opp til V DD V t. Denne reduserte logiske 1 vil bli invertert til en skikkelig logisk 0 etter utgangsinverteren. Utgangsinverteren som skal drive til0vildaikkebliskrudd helt på. Dette bidrar ikke bare til orsinkelse, men også tiløkt eektorbruk ordi inngangstransisjonen or utgangsinverteren blir treg. 4:1 P multiplekser 4:1 multiplekser implementert med komplementær pass transistor logikk (P) er vist i Fig. 4. Eksempel på realisering av 4:1 multiplekser implementert med komplementær pass transistor logikk (P) er vist i Fig. 5. Forenklet realisering i av 4:1 multiplekser implementert med komplementær pass transistor logikk (P) er vist i Fig. 6. 4:1 P OR port
Fig. 4. 4:1 multiplekser implementert med komplementær pass transistor logikk (P). 1 1 1 1 0 0 0 0 0 0 0 0 Fig. 6. 4:1 multiplekser implementert med komplementær pass transistor logikk (P). 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 Fig. 5. 4:1 multiplekser implementert med komplementær pass transistor logikk (P). 2inngangs OR port implementert med komplementær pass transistor logikk (P) er vist i Fig. 7. Fig. 7. Komplementær pass transistor logikk (P) OR port.(fig6.51a) Teori or EP Fig. 8. ean Integration med pass transistorer (EP) (FIG6.47) En lean integration krets med pass transistorer (EP) er vist i Fig. 8. Transmisjonsportene er erstattet med passtransistorer. Node blir presset opp til 1 når utgangen er 0. På denne måten kan vi erstatte to pmo transistorer ved inngangene med en transistor som er styrt ra utgangen. EP multiplekser 4:1 multiplekser implementert med lean integration med pass transistorer (EP) er vist i Fig. 9. EP OR port 2inngangs OR port implementert med lean integration med pass transistorer (EP) er vist i Fig. 10.
1+0 1+0 1+0 1+0 Fig. 9. 4:1 multiplekser implementert med lean integration med pass transistorer (EP) (FIG6.47) 1+0 1+0 Fig. 10. 4:1 multiplekser implementert med lean integration med pass transistorer (EP) (FIG6.47) Teori or DP 1+0 1+0 Fig. 12. 4:1 multiplekser implementert med dobbel pass transistor logikk (DP). DP OR port En 2inngangs OR port implementert med DP er vist i Fig. 13. Fig. 11. Dobbel pass transistor logikk (DP) (FIG6.47) Dobbel pass transistor logic (DP) er vist i Fig. 11. DP ligner på MOTG,men består av dobbelt sett med transmisjonsporter når vi trenger inverterte utganger i tillegg til ordinære utganger. Kretsen trenger ikke tilbakekobling or å sikre gode logiske verdier. DP multiplekser 4:1 multiplekser implementert med DP er vist i Fig. 12. Vi månå inkludere mer logikk or å kunne anvende kontrollsignalene riktig.
Fig. 13. OR port med dobbel pass transistor logikk (DP). Teori or EEP Fig. 15. 4:1 multiplekser implementert med energi eektiv pass transistor logic (EEP). Fig. 14. Energi eektiv pass transistor logic (EEP). (FIG6.47) Energi eektiv pass transistor logikk (EEP) er vist i Fig. 14. pmo transistorene som skal dra nodene eller er ikke koblet til V DD, men istedet koblet til utgangen. Dette betyr økt tidsorsinkelse, men redusert eektorbruk. EEP multiplekser 4:1 multiplekser implementert med energi eektiv pass transistor logic (EEP) er vist i Fig. 15. EEP OR port 2inngangs OR port implementert med energi eektiv pass transistor logic (EEP) er vist i Fig. 16. Fig. 16. OR port implementert med energi eektiv pass transistor logic (EEP). Teori or PP Push-pull pass transistor logikk (PP) er vist i Fig. 17. I dette tilellet er det to nmo pass transistorer og to pmo pass transistorer, der de to komplementære utgangene brukes til å trekke den andre utgangen til riktig verdi. Vi år et terskelall over de to nmo passtransistorene slik at bare kan trekkes opp til V DD V t. Vi ser at når utgangen skal være logisk 1 så vil den andre utgangen være logisk 0. I dette tilellet vil nær null skru på enpmotransistorkobletmeddraintil slik at denne utgangen trekkes helt opp til 1. Tilsvarende vil en utgang nær 1 skru på nmo transistoren med drain koblet til utgangen trekke helt ned til 0.
Fig. 17. Push-pull pass transistor logikk (PP). (FIG6.47) PP multiplekser 1+0 4:1 multiplekser implementert med push-pull pass transistor logikk (PP) er vist i Fig. 18. 1+0 PP OR port 2inngangs OR port implementert med push-pull pass transistor logikk (PP) er vist i Fig. 19. 1+0 1+0 Fig. 18. 4:1 multiplekser implementert med push-pull pass transistor logikk (PP). Teori or RP ving-restored pass transistor logikk (RP) er vist i Fig. 20. ogikken ligner på EEP, men er enklere. Her er pmo transistorene som bidrar til å trekke nodene og opp til 1 droppet. I stedet bidrar de to krysskoblede inverterne på utgangen til å trekke begge utgangene til skikkelige logiske verdier. RP multiplekser 4:1 multiplekser implementert med sving-restored pass transistor logikk (RP) er vist i Fig. 21. RP OR port 2inngangs OR port implementert med sving-restored pass transistor logikk (RP) er vist i Fig. 22.
Fig. 19. OR port implementert med push-pull pass transistor logikk (PP). Fig. 21. 4:1 multiplekser implementert med sving-restored pass transistor logikk (RP). Fig. 20. ving-restored pass transistor logikk (RP). (FIG6.47) Teori or DVPG Dierensiell kaskode spenning svitsj med pass transistor logikk (DVPG) er vist i Fig. 23. ogikken er orholdsvis lik kaskode voltage svitsj logikk (V). Inngangene er koblet til drain/source på transistorer slik at det blir pass transistor logikk i stedet or komplementære nedtrekk som V har. DVPG multiplekser 4:1 multiplekser implementert med dierensiell kaskode spenning svitsj med pass transistor logikk (DVPG) er vist i Fig. 24. DVPG OR port 2inngangs OR port implementert med dierensiell kaskode spenning svitsj med pass transistor logikk (DVPG) er vist i Fig. 25. Fig. 22. OR port implementert med sving-restored pass transistor logikk (RP). tatisk MO multiplekser 4:1 multiplekser implementert med statisk MO er vist i Fig. 26. To alternative implementasjoner i statisk MO er vist i Fig. 27 og 28.
Fig. 25. OR port implementert med dierensiell kaskode spenning svitsj med pass transistor logikk (DVPG). Fig. 23. Dierensiell kaskode spenning svitsj med pass transistor logikk (DVPG). (FIG6.47) 1+0 1+0 1+0 1+0 Fig. 26. 4:1 multiplekser implementert med statisk MO.. Tegn skjematikk or en 3inngangs NND port i ølgende logikkstiler: Fig. 24. 4:1 multiplekser implementert med dierensiell kaskode spenning svitsj med pass transistor logikk (DVPG). tatisk MO OR port tatisk MO OR port er vist i Fig. 29. 1. D. 2. ED. 3. D. 4. D. 5. imo..1 øsningsorslag Teori or D ense-ampliier kretser er kretser som orsterker smådier- ensielle signaler til store spenningssving på utgangen. enseampliier kretser brukes ote i hukommelser der bitlinjer ote har stor kapasitiv last 1 og vil deror ha stor orsinkelse og trege transisjoner. Kretser som reagerer påsmåspenningsendringer (transisjoner) vil da kunne reagere raskt når en bitlinje er i erd med åå endret sin verdi. ense-ampliier kretser er utsatt or ladningsdeling som kan påvirke kretsenes utgang ordi kretsen reagerer på små orandringer. Dette påvirker robusthet negativt. ense-amplier kretser er basert på V kretser eller mer presist dual-rail domino logikk som er vist i Fig. 30. Vi kan betrakte sense-ampliier kretser som dual-rail domino logikk med en sense-ampliier or deteksjon og orsterkning av smådier- ensielle spenninger. 1 itlinjene skal typisk drive svært mange transistorer.
0 0 0 0 1 1 1 1 0 0 0 0 Fig. 29. OR port implementert med statisk MO. _l _h Fig. 27. 4:1 multiplekser implementert med statisk MO. 0 1 0 Fig. 30. Dual-rail domino logikk. 0 Fig. 28. 0 0 1 0 0 4:1 multiplekser implementert med statisk MO. En generisk sense-ampliier krets er vist i Fig. 31 øverst. Den er mest nyttig or komplekse nedtrekk som representerer betydelig parasittisk orsinkelse. Inngangene er dierensielle som eksempelet nederst i Fig. 31 viser. Det vil alltid være slik at bare et av nedtrekkene er PÅ. ample set dierensiell logikk (D) er vist i Fig. 32. Vi ser at D skiller seg ra dual-rail domino logikk ved at D ikke har en ren precharge ase. egg merke til at nmo transistoren som er brukt or å koble de komplementære nedtrekkene til GND er styrt av og ikke som or dual-rail domino logikk. Dette betyr at porten ikke precharger, men sampler. Vi må orutsette at nedtrekkene ikke kan overstyre pmo transistorene som skal trekke både og opp mot V DD eller logisk 1. ample set dierensiell logikk (D) ved sampling er vist i Fig. 33. Vi antar at inngangene er stabile slik at ett av 1 1 0 nedtrekkene er PÅ ( i dette eksemplet). Nedtrekket som er PÅ vil orsøke å trekke noden ned til GND eller logisk 0. Vi kan anta at transistorene er dimensjonert slik at noden vil å en spenning som er litt lavere enn V DD, illustrert som stiplet linjer i iguren. ense-ampliier kretsen som har en elles nmo transistor i nedtrekket ned mot GND som er styrt av vil skru av nedtrekkene i sense-ampliieren. Poenget med senseampliiere er å lage et alternativt nedtrekk or nodene og som er mye mer eektivt enn de komplekse nedtrekkene ( og ). Vi ser at porten sampler inngangene slik at en av nodene og blir trukket noe ned ra V DD istedet or å precharges til V DD. I denne samplingsasen er det statisk eektorbruk ordi en av utgangene eller vil ha opptrekk og nedtrekk som er på samtidig. Når skiter ra 0 til 1 vil porten gå over i en set ase (motsvarende evaluering or dual-rail domino logikk) som vist i Fig. 34. nmo transistoren i det eektive nedtrekket i senseampliieren vil trekke raskt ned til GND ordi og er begge 1. Poenget er at kretsen slipper å trekke en av utgangene eller ned til 0 via de komplekse nedtrekkene. De grå transistorene antas å være svake og brukes til å motvirke reduksjon i den av utgangene og som ortsatt skal være logisk 1.
ense ampliier ense ampliier Fig. 33. ample set dierensiell logikk (D) ved sample ase. Fig. 31. Generisk sense-ampliier krets. (FIG6.64) Fig. 34. ample set dierensiell logikk (D) ved set ase. Teori or ED Fig. 32. ample set dierensiell logikk (D). 3inngangs NND D port 3inngangs NND port implementert i sample set dierensiell logikk (D) er vist i Fig. 35. Enable/disable MO direnesiell logikk (ED) som er vist i Fig. 36 representerer en orbedring av D logikk ved at statisk eektorbruk blir redusert. ED logikk ved disable er vist i Fig. 37. Porten disables når = 1, slik at utgangene blir trukket ned til 0 som vist i Fig. 37. Her er precharge transistorene nmo transistorer slik at de ikke vil danne en strømvei mellom spenningsreeransene V DD og GND og dermed bidra med statisk eekt. pmo transistoren i toppen sørger or at det ikke ikke er opptrekk som er PÅ. egg merke til at de komplementære nedtrekkene kun eventuelt bidrar til å hjelpe med nedtrekket når porten skal disables. ED logikk ved disable er vist i Fig. 38. Porten disables når = 0, slik at pmo transistoren i toppen som er styrt av skrus av og precharge transistorene skrus av som vist i Fig. 38. De to pmo transistorene i det som logisk er to krysskoblete invertere er i starten PÅ ogvilorsøkeå trekke begge utgangene til logisk 1. I iguren har vi antatt at nedtrekket er PÅ ogdet vil deror bidra til å holde utgangen lav. De to krysskoblete inverterne vil holde utgangene til riktig logiske verdier.
Fig. 35. 3inngangs NND port implementert i sample set dierensiell logikk (D). Fig. 37. Enable/disable MO dierensiell logikk (ED) ved disable. Fig. 36. Enable/disable MO dierensiell logikk (ED). 3inngangs NND ED port 3inngangs NND port implementert med nable/disable MO dierensiell logikk (ED) er vist i Fig. 39. Fig. 38. Enable/disable MO dierensiell logikk (ED) ved enable. Teori or D atched MO dierensiell logikk (D), somervistifig. 40, ligner på D. nmo transistoren under nedtrekkene er styrt av og ikke. På utgangene er det en latch som er likt utgangstrinnet på en ekte-en ase (TP) latch. D i precharge asen er vist i Fig. 41 der =0. Nodene og precharges til logisk 1. egge nedtrekkene, og, er skrudd av ved hjelp av som styrer en nmo transistor. egg merke til at utgangene ikke påvirkes av eventuelle endringer på og ved precharge ordi utgangstrinnet er likt et utgangstrinn or en TP latch. D i evalueringsasen er vist i Fig. 41 der =1. Etav nedtrekkene vil nå trekkeenavnodene eller ned mot 0 og dermed trigge sense-ampliier kretsen som raskt bidrar med å trekke den aktuelle noden raskt helt ned til 0. Utgangstrinnene
Fig. 41. atched MO dierensiell logikk (D) ved precharge. Fig. 39. 3inngangs NND port implementert med nable/disable MO dierensiell logikk (ED). Fig. 42. atched MO dierensiell logikk (D) ved evalering. Fig. 40. atched MO dierensiell logikk (D). 3inngangs NND D port 3inngangs NND port implementert med catched MO dierensiell logikk (D) er vist i Fig. 43. virker nå bare logisk som invertere.
N1 N2 Fig. 43. 3inngangs NND port implementert med latched MO dierensiell logikk (D). Fig. 45. Dierensiell strøm svitsj logikk (D) ved precharge. Teori or D Dierensielle kretser kan bruke mye eekt ordi en av utgangene vil ha en transisjon i hver klokkesykel. N1 N2 N1 N2 Fig. 46. Dierensiell strøm svitsj logikk (D) ved evaluering. Fig. 44. Dierensiell strøm svitsj logikk (D). Med dierensiell strøm svitsj logikk (D), som vist i Fig. 44 orsøker man å redusere eektorbruket relatert til interne noder og øke hastigheten ved å redusere spenningen som nedtrekket skal lade ut. D ved precharge er vist i Fig. 45, der vi antar at = 0. egg merke til at nmo transistorene N1 og N2 er PÅ mens nmo transistorene mellom disse transistorene og de komplekse 2 nedtrekkene er V. Interne noder i nedtrekkene vil ikke lades opp under precharge. D ved evaluering er vist i Fig. 46, der vi antar at =1. Ved evaluering vil en av transistoren N1 eller N2 alltid stenge og sørge or at den av utgangene som ikke skal trekkes til 0 ikke vil ha strømveier ned i nedtrekket (). Det nedtrekket som er PÅ vilsørgeorå dra en av utgangene ned til 0 ( )ogdermed interne (de leste) nodene i dette nedtrekket også nedtil0. D2 som er vist i Fig. 47 precharger utgangene til 0 tilsvarende ED. Transistorene N1 og N2 virker på tilsvarende måte som or D1. I D3, som er vist i Fig. 48, er de to nmo precharge transistorene ertattet med en pass transistor som kortslutter de to utgangene slik at begge utgangene blir precharget til 0 ordi pmo transistorene i de to krysskoblete inverterne ikke kan levere strøm på grunn av pmo transistorene styrt av som er koblet til logisk spenningsreeransen V DD. 2 ntar at nedtrekkene har mange interne noder.
N1 N2 N1 N2 Fig. 47. Dierensiell strøm svitsj logikk (D2). Fig. 49. 3inngangs NND port implementert med dierensiell strøm svitsj logikk (D). N1 N2 Teori or imo ipolare transistorer kan levere mye mer strøm enn MO transistorer og brukes i noen kretser der det er spesielt stort behov or sterke utgangsdrivere. Noen MO prosesser tillater implementasjon av bipolare transistorer. like prosesser kalles imo. Fig. 48. Dierensiell strøm svitsj logikk (D3). D NND port 3inngangs NND port implementert med dierensiell strøm svitsj logikk (D) er vist i Fig. 49. M3 M2 Q2 W Q1 M1 Fig. 50. imo NND port. (FIG6.67) En imo NND port er vist i Fig. 50. Transistorene M2 og M3 tilsvarer nedtrekket or en MO NND port. Transistoren M1 brukes or åtrekkebasenwpå npn transistoren Q1 til 0 slik at nedtrekket or den bipolare utgangen blir mest mulig eektivt.
3inngangs NND imo port Q2 W Q1 Fig. 51. imo 3 inngang NND port. imo 3 inngang NND port er vist i Fig. 51. Reerences [1] Neil H.E. Harris og David Harris MO VI DEIGN, circuit and system perspective tredje utgave 2005, IN: 0-321- 26977-2, ddison Wesley,