el 6: Tidsforsinkelse i logiske kjeder NGVR ERG I. Innhold TI dsforsinkelse i kjeder med logiske porter. eregning av optimalt antall porter i en kjede. Logisk effort, og tidsforsinkelse i komplementære porter og kjeder med ulike porter. aktorer som påvirker tidsforsinkelse blir gjennomgått, herunder rekkefølgen på inngangssignaler, asmmteri i porter, og skew i porter. lle henvisninger til figurer er relevant for Weste & Harris [].. Innhold.. Tidsforsinkelse i en kjede av logiske porter. Kapittel.. side 7-78.. Optimalt antall porter i en kjede. Kapittel.. side 78-8.. Oppsummering av logisk effort. Kapittel..5 side 8-85. 5. ubble pushing. Kapittel 6... side. 6. Komplementær logikk. Kapittel 6... side -. 7. Hvordan rekkefølgen på inngangssignaler påvirker tidsforsinkelse. Kapittel 6... side. 8. smmetriske porter. Kapittel 6... side - 5. 9. Porter med skew. Kapittel 6...5 side 5. 0. P/N forhold. Kapittel 6...6 side 5-7. II. Tidsforsinkelse i en kjede av logiske porter (Kapittel.. side 7-78) 0 g = h = /0 g = 5/ h = / g = / h = z/ z g = h = 0/z ig.. Kjede av logiske porter med logisk- og elektrisk effort for hver port. (IG.6) et er enkelt å generalisere logisk effort til en kjede av logiske porter som vist i figur. Som kjent representerer logisk effort g kompleksiteten til en logisk port relativt til en inverter. en første og siste porten i kjeden er inverter og vil derfor ha logisk effort g =. Port i kjeden er en inngangs NOR port som vil ha en logisk effort g =5/ per definisjon. en neste porten i kjeden er en inngangs NN port med g =/. Logisk effort er ikke avhengig av de faktiske transistorstørrelsene i portene som inngår i kjeden. Elektrisk effort h derimot er direkte avhengig av transistorstørrelser i porten selv og porter som skal drives. Elektrisk effort eller fanout er gitt av h = ekstern / inngang for en logisk port. I kjeden får vi for den første inverteren h = /0 der størrelsen på transistorene i NOR porten som skal drives av inverteren og der størrelsen (bredden) på transistorene i inverteren er 0. På tilsvarende måte kan vi uttrkke elektrisk effort for de andre portene; h = /, h = z/ og h =0/z. Vi legger merke til at logisk effort er uavhengis av transistorstørrelser, mens elektrisk effort er avhengig av transistorstørrelser. 0 5 ig.. 5 5 90 90 Kjede av to grener. (IG.8) Vi kan definere kjedelogiskeffortg som: G = N g i, () der N er antall porter i kjeden. Vi definerer kjede elektrisk effort H som forholdet mellom kjedens eksterne kapasitans og kjedens inngangskapassitans: H = ekstern(kjede). () inngang(kjede) or kjeden i figur får vi G = 5/ / =. og H =0/0 =. or en kjede med logiske porter kan beregning ev kjede effort bli en utfordring. Grunnen til det er at metodene vi her benttet så langt for en port vil medføre at vi vil ta hensn til kapasitiv last knttet til porter som ikke er med i kjeden. er hvor vi får en forgrening vil det bli tatt med last for porter som ikke inngår i selve kjeden. ette er vist i figur der kjeden går via den nederste av de to inverterne som drives av den første porten (til venstre). ette kan illustreres ved at vi forsøker å beregne kjede effort med modellen = GH. Vi finner først logisk effort for kjeden G = = og elektrisk effort for kjeden H =90/5 = 8. Vi får da kjedens effort = 8. ersom vi beregner kjedens effort ved modellen = g ih i =( 0/5) ( 90/5) = 6, blir kjedens effort forskjellig. I den enkle modellen = GH tar vi ikke hensn til lasten som porter som ikke inngår i kjedens signalvei representerer. Vi endrer derfor den enkle modellen ved å inkludere lasten som en forgrening representerer ved å introdusere en forgreningseffort b som er forholdet mellom total kapasitans sett av en port i kjeden og portens kjedekapasitans: b = i= + V kjede P Å kjede. () P Å kjede or kjeden i figur gir dette b = (5 + 5)/5 =. I tillegg definerer vi kjede forgreningseffort som: = b i. ()
Vi kan nå definere kjede effort: = GH. (5) I eksemplet fra figur gir dette = 8 = 6 som er identisk med kjedens effort modellert som produkt av portenes effort. Poenget med modellen er å forenkle beregninger av tidsforsinkelse. Vi kan nå beregne tidsforsinkelse i en kjede av logiske porter. Kjedeforsinkelse er lik summen av tidsforsinkelse i hver port: = d i 8 5 5 = + P, (6) der = P = f i p i, (7) ig.. Kjede med porter. (IG.9) NOR port med logisk effort 5/. Vi finner først kjedens logiske effort: der er kjede effort tidsforsinkelse og P er kjede parasitisk tidsforsinkelse. I praksis vil en minimumsverdi for kjedens elektriske effort forutsette at hver port har lik elektrisk effort. ette betr at tidsforsinkelse i en kjede har et minumim når den elektriske efforten i hver port er like. Vi har da at: f = f i = g ih i = /N, (8) der N er antall porter i kjeden. ette betr at minimum tidsforsinkelse i en kjede med N porter og kjede effort lik og kjede parasitisk tidsforsinkelse P blir: minimum = N /N + P. (9) ette er et viktig resultat for logisk effort, som viser at minimums tidsforsinkelse i en kjede av logiske porter kan bli estimert med kjennskap bare til antall porter i kjeden, kjedens effort og parasitiske tidsforsinkelse uten å bestemme transistorstørrelser. et er også enkeltå bestemme transistorstørrelser slik at tidsforsinkelsen blir minst mulig. Ved å kombinere ligningene: Kjedes elektriske effort blir: G = 5 5 = 00/7. H = 5/8, og kjedens forgreningseffort blir: = = 6. Kjedens effort blir da: ( + ) = GH = 00 7 6 5 8 = 5. V kan beregne optimal port effort: ( ) + får vi: f = gh h = ekstern inngang, inngangi = ekstern i g i f. (0) f = 5 = 5. Parasitisk tidsforsinkelse for kjeden blir: P = ++ = 7, I praksis starter man ved kjedens ende og arbeider seg mot kjedens inngang, og bestemmer transistorenes størrelse for hver port.. Eksempel En kjede med logiske porter og forgreninger er vist i figur. Kjeden består av inngangs NN port, med logisk effort lik /, inngangs NN port, med logisk effort 5/ og inngangs slik at minumum kjedeforsinkelse blir: = N f + P = 5+7 =, uttrkt i enheter av referanse tidsforsinkelse τ.
Vi skal nå finne transistorstørrelse som gir minimum tidsforsinkelse i kjeden. Vi starter i ved utgangen i kjeden og beregner transistorstørrelse for inngangs NOR port: P: N:6 P: N: = ekstern g f P: N:6 5 = 5 5 5 = 5. P: N: P: N:6 P: N: Videre beregner vi : = 5 (5 + 5) 5 = 0, 5 og ved kontroll på inngangs NN porten ser vi at størrelsen på transistorene blir ((0 + 0 + 0)(/))/5 = 8, som stemmer med figur. Vi har så langt omtalt transistorstørrelse uten å skille på nmos- pmos transistorer. et er i viktig å bestemme transistorstørrelser slik at vi får samme effektive motstand i worst-case opptrekk og nedtrekk for de enkelte portene i kjeden. or en inngangs NOR port vil vi det være pmos transistorer i serie i opptrekket, mens det bare er en nmos transistor i nedtrekket. Vi kan uttrkke forholdet mellom pmos- og nmos transistorene ved åantaatlengden på transistorene er like: ig... Notater Kjede med porter og transistorstørrelser. (IG.0) W p = e u W n, der e er forholdet mellom serietransistorer i opptrekk og nedtrekk, og u = µ n/µ p er forholdet mellom mobiltet i nmosog pmos transistorer. or en inngangs NOR port blir derfor transistorstørrelsene, gitt at den optimale størrelsen er 5 (som betr at det er nmos og en pmos transistor som utgjør lasten for noden i kjeden): W p + W n = 5 e u W n + W n = 5 ( +)W n = 5 W n =, der µ n = µ p. or inngangs NOR porten har vi at W n =og W p = =. or inngangs NN porten har vi W p + W n = 0 ( ) + W n = 0 W n = 6, og W p =(/) 6=. Transistorstørrelse er vist i figur.. Mål Kunne bergne logisk effort og elektrisk effort i en kjede. Kunne inkludere forgreninger som forgreningseffort og beregne tidsforsinkelse i en kjede. I tilleg skal man kunne finne optimal port effort for minimum tidsforsinkelse i en kjede med en gitt ekstern last. Tpisk minimums lengde i digital mikroelektronikk for å redusere lasten mest mulig.
III. Optimalt antall porter i en kjede (Kapittel.. side 78-8) ig. 5. Ekstern last som skal drives av et antall invertere. (IG.) I figur 5 har vi en enhetsinverter som skal drive en ekstern last lik 6 (tilsvarende 6 enhetsinvertere). Vi skal finne ut det optimale antallet invertere som skal settes inn mellom enhetsinverteren og den eksterne lasten. I tillegg til tidsforsinkelse gjennom kjeden skal vi bestemme størrelsen på transistorene i de ulike inverterene i kjeden som gir minst tidsforsinkelse i kjeden. Vi ser port fra polariteten på signalet i dette eksemplet. Vi kan beregne kjedens effort, som er uavhengig av antall porter i kjeden:. 0 porter i tillegg = GH = ekstern inngang = 6. () ig. 6. Ekstern last som skal drives av en enhetsinverter. (IG.) I dette tilfellet lar vi enhetsinverteren drive den eksterne lasten direkte som vist i figur 6 og vil derfor ha antall invertere N =. I tillegg vil den logiske efforten for enhetsinverteren være lik logisk effort for hele kjeden. Tidsforsinkelsen vil bli lik = f +=65τ.. port i tillegg 6 6 = Nf + P = 8++ = 8τ. () Tidsforsinkelsen for en kjede med to invertere er redusert fra 6τ til 8τ. Transistorstørrelsene er gitt av n = f =8som gir bredde på nmos lik n = 8 og bredde på pmos transistoren p = 6 som gir samme stige og falltid for utgangen. reddene er størrelse i forhold til enhetstransistorer. Inverteren størrelse er 8 ganger enhetsinverter, dvs. =8.. porter i tillegg ig. 8. Ekstern last som skal drives av tre invertere. (IG.) Ved å sette inn to porter i tillegg til enhetsinverteren får vi kretsen som er vist i figur 8. Vi har nå: N = f = 6 = = Nf + P = +++ = 5τ. () Tidsforsinkelsen for en kjede med tre invertere, i forhold til kjede med to invertere, er redusert fra 8τ til 8τ. Vi finner først størrelsen på den siste inverteren = ekstern p/f =6 / = 6 som gir bredde på nmos transistor lik 6 og bredde påpmos transistor lik. Størrelsen på inverter nummer er gitt av =6 / = som gir bredde på nmos transistor lik og bredde på pmos transistor lik 8.. porter i tillegg z 6 6 ig. 9. Ekstern last som skal drives av fire invertere. (IG.) Ved å sette inn tre porter i tillegg til enhetsinverteren får vi kretsen som er vist i figur 9. Vi har nå: ig. 7. Ekstern last som skal drives av to invertere. (IG.) Ved å sette inn en port i tillegg til enhetsinverteren får vi kretsen som er vist i figur 7. Vi har nå: N = f = = 8 N = f = =.8 = Nf + P =.8++++ = 5.τ. ()
5 Når vi øker kjedens lengde fra til vil tidsforsinkelsen øke litt. ette betr at det optimale antallet ligger mellom og. Størrelsen på inverterne blir fra utgangen z = 6/.8, =/.8 8og =8/.8.8. E. Optimalt antall porter i en kjede Vi ser av eksemplet at optimalet antall porter er mellom og. Vi kan utrkke tidsforsinkelsen i kjeden som = N N + Np inv, (5) der p inv er parasitisk tidsforsinkelse for en inverter. ersom vi deriverer med hensn på antall porter i kjeden N og setter lik 0 får vi optimalt antall porter: δ δn = N ln N + N + p inv = ρ ( ln ρ)+p inv, (6) der ρ = N. En numerisk løsning for ρ er.59 som betr at det vil lønne seg å øke inverterstørrelsen i hvert trinn med en faktor.59. Vi kan uttrkke optimalt antall invertere i en kjede som IV. Oppsummering av logisk effort (Kapittel..5 side 8-85) Terminologi Port Kjede ntall porter N Logiskt effort g G = Elektrisk effort orgreingseffort b = h = ekstern inngang + V kjede P Å kjede P Å kjede g i H = ekstern(kjede) inngang(kjede) = b i Effort f = gh = GH N = log ρ. (7) Effort tidsforsinkelse f = f i. Mål Kunne beregne optimalt antall inevertere i en kjede som skal drive en gitt ekstern last. G. Notater Parasitisk tidsforsinkelse p P = p i Tidsforsinkelse d = f + p = + P Når man anvender logisk effort er det vanlig å arbeide etter følgende steg:. eregn kjede effort: = GH.. Estimer det optimale antall porter: N = log.. Skisser en kjede med: N porter.. Estimer minumum tidsforsinkelse: = N N + P. 5. estem den beste port effort: f = N. 6. Start ved kjedens utgangs og beregn bakover transistor størrelser: inngangi = ekstern g i i. f ruk av logisk effort er praktisk for små kjeder av logiske porter. or store sstemer er det vanlig å bruke (omputer ided esign) verktø ved konstruksjon, simulering og analse av logiske kjeder. et er noen nttige tommelfinger regler som man skal huske på: Ideen med logisk effort er å kunne på enenkelmåte sammenligne ulike topologier med hensn på tidsforsinkelse. NN porter er raskere enn NOR porter. Tidsforsinkelsen i en kjede er minst når effort forsinkelse er omtrent lik for hver port i kjeden.
6 Tidsforsinkelsen i en kjede er relativt ufølsom for moderate forandringer rundt et optimalt punkt. Porter med høere port effort enn vil gi kjeder med mindre areal og mindre effektforbruk, men dersom vi øker port efforten til 6-8 vil det medføre betdelig redusert hastighet. Presjonsnivået ved beregning av tidsforsinkelse ved hjelp av logisk effort er begrenset. R forsinkelsesmodeller tar ikke hensn til hastighetsmetning og bodeffekt. Logisk effort tar ikke i betraktning signalføring mellom porter (interkonnekt). V. ubble pushing (Kapittel 6... side ) * emorgan teorem. (IN00) En vanlig problemstilling for en designer er å velge logiske porter for å implemetere en boolsk funksjon. e vanligste portene er inverter, NN og NOR. Enhver boolsk funksjon kan implementeres med ulike kombinasjoner av de enkle portene. Et enkelt hjelpemiddel ved implementasjon av boolske funksjoner er bubble pushing. emorgans teorem gir oss: = + + =. (8). Mål Kunne anvende logiask effort, elektrisk effort og parasitisk tidsforsinkelse til å designe logiske kjeder med liten tidsforsinkelse.. Notater ig. 0. ubble pushing med emorgans teorem. (IG6.) ubble pushing er vist i figur 0. Portene på høre og venstre side er logisk ekvivalente. ig.. = + med NN og NOR porter. (IG6.a) ig.. = + med NN- og NOR porter og inverter. (IG6.c) I figur er den enkleste logiske implementasjonen av den boolske funksjonen = + vist. Som vi vet er MOS i seg selv inverterende, dvs. det er naturlig å implementere invertere, NN og NOR porter og ikke N og OR porter. Vi kan innføre to bobler i en elektrisk node som betr to inverteringer med resultatet ingen invertering. Med inverteringer mellom N portene og OR porten kan vi erstatte N portene med NN og får inverterte innganger til OR porten som vist i figur. Vi introduserer to inverteringer på utgangen og får da en NOR port istedet for en OR port og legger på et buffer med invertert inngang på utgangen. Et buffer med invertert inngang
7 ig.. = + med NN- og NOR porter og inverter. (IG6.b) er ekvivalent med en inverter som vist i den nederste kretsen i figuren. I figur er kretsen vist med inverter mellom NN portene og NOR porten. En inverter representerer en invertering. VI. Komplementær logikk (compound gates) (Kapittel 6... side - ) Enhetsinverter = ig.. = + med NN- og NOR porter. (IG6.d) Vi kan imidlertid la vær å invertere ganger på utgangen og istedet skifte ut OR porten med inverterte innganger til en NN port som vist i.. Mål orstå og kunne anvende bubble pushing for design av en boolsk funksjon på ulike måter.. Oppgaver Oppgave 6... Notater ig. 5. g = / = p = / =. (IG6. venstre) I dette avsnittet skal vi se på forskjeller på hvordan komplementær logikk kan karakteriseres med hensn på logisk effort og parasitisk tidsforsinkelse. En enhetsinverter, der vi antar at µ n =µ p, er vist i figur 5. Logisk effort og parasitisk tidsforsinkelse er som kjent for enhetsinverteren. En komplementær implementasjon av den boolske funksjonen = + er vist i figur 6. Vi antar som før at µ n =µ p og ser at transistorstørrelsene som er vist i figuren gir samme ekvivalent motstand i opp- og nettrekk: R 0 = R + R = R p, (9) der R p = R = R (= R ) er motstand for pmos transistorene. Worst case opptrekk er via to pmos transistorer som betr at det i dette tilfellet ikke er noe poeng å dimensjonere pmos transistorene forskjellig. en effektive motstanden vil være lik for alternative opptrekk. or nedtrekk ser vi to ulike opsjoner:. Via NMOS transistor strt av. I dette tilfellet vil det bare være en nmos transistor som betr at vi velger bredden på denne transistoren lik enhetstransistoren for nmos. ette vil si at vi velger bredden lik og får motstanden R n. or at opptrekket skal ha samme effektive motstand må vi velge transistor bredde på pmos transistorene slik at R p = R n som i praksis vil si, gitt mobilitetsforskjellene, at bredden på pmos transistorene må være ganger bredden på enhets nmos transistor.. Via to nmos transistorer strt av og. Her er det fornuftig å matche den effektive motstanden slik at den blir lik det alternative nedtrekket. To seriekoblete transistorer utgjør dobbel så stor motstand som en tilsvarende transistor. To transistorer med bredde lik ganger enhetsbredde utgjør en ekvivalent motstand R n =R R = R.
8 OI = + OI = + g = 6/ = g = 6/ = g = 5/ p = 7/ ig. 6. Komplementær implementasjon av funksjonen = +. (IG6.) En komplementær implementasjon av den boolske funksjonen = + er vist i figur 7 med transistorstørrelser slik at ekvivalent motstand for opp- og nedtrekk er like. or denne kretsen blir logisk effort lik for alle inngangene fordi hver ingang går inn på en pmos - og en nmos transistor med størrelse W p =,ogw n =. Logisk effort blir derfor 6/. Parasitisk tidsforsinkelse blir + + + / =/.. Eksempel Vi skal implementere = + slik at tidsforsinkelsen blir minst mulig. Som vi vet kan denne funksjonen implementeres på mange måter. Vi kan starte med en løsning som er vist i figur 8. Vi kan anta at inngangene maksimalt kan drive en kapasitiv last tilsvarende en inverter med 0 ganger størrelsen av en enhetsinverter (inverter0), og vi antar at utgangen skal drive en last tilsvarende inverter00. Elektrisk effort for kjedene fra inngang til utgang er gitt av H = ekstern / inngang = 00/0 = 5. orgrenings effort er fordi det ikke er noen last knttet til elektriske noder i kjeden som ikke ingår i selve kjeden. Vi kan finne kjedens logiske effort G =(/) (/) = 6/9 og parasitisk tidsforsinkelse P = + =. Kjedens effort er = GH =(6/9) 5 =8.89 9, som gir en optimal port effort for en kjede med like porter f =9 / =. Når vi skal bestemme transistorstørrelsene beregner vi først den beste port effort: = ekstern g NN f g = 6/ = g = 6/ = g = 6/ = g = 6/ = p = / ig. 7. Komplementær implementasjon av funksjonen = +. (IG6.) ig. 8. unksjonen = + implementert med inngangs NN porter. = 00. = (0) or en inngangs NN port skal pmos- og nmos transistoreneværelikestoreforåfå lik ekvivalent motstand i opptrekk og nedtrekk. Vi ender da opp med transistorstørrelser på den siste NN porten lik. Vi kan nå bestemme transistorstørrelsene på de to resterende NN portene. Igjen er det slik at transistorene skal være like store. Vi får da: g NN = f = 0, ()
9 0 0 0 0 0 0 som medfører at W p W n =og = W n = 0. or den første porten har vi: = g PORT f 6 =. 0, () som gir W p W n =og = W n = 7. Tidsforsinkelsen i kjeden blir da = N /N + P =. ++=.τ. Vi ser at implementasjonen med tre NN porten representerer minst tidsforsinkelse for funksjonen.. Mål 0 0 Kunne implementere en boolsk funksjon ved hjelp av komplementær logikk og kunne beregne logisk effort og parasitisk tidsforsinkelse.. Oppgaver Oppgave 6., 6.6. ig. 9. Implementasjon av funksjonen = + ved hjelp av inngangs NN porter. (IG6.5). Notater som jo passer med den opprinnelige antagelsen (forutsetningen) at inngangslasten skulle være maksimalt 0. En implementasjon av funksjonen med tre inngangs NN porter er vist i figur 9 og transistorstørrelser slik at eksvivalent motstand for opp- og nedtrekk blir like. Tidsforsinkelse i kjeden blir = N /N + P = ++=0τ. ig. 0. Komplementær implementasjon av funksjonen = + ved hjelp av en komplementær port ( + ) ogeninverter. (IG6.5) Kjeden består her også av to porter som gir en effort for kjeden = GH =(6/) 5 = 0. Videre får vi optimal port effort f =0 /. og transistorstørrelser for inverteren: = ekstern g INV ERTER f = 00., ()
0 VII. Hvordan rekkefølgen på inngangssignaler påvirker tidsforsinkelse (Kapittel 6... side ) * Hvordan gate source kapasitans påvirker en inverter som svitsjer i del 5 (IN00) I mange tilfeller er logisk effort og parasitisk tidsforsinkelse forskjellig for ulike inngangsignaler til en port. OI porten som er vist i figur 6 er asmmetrisk fordi gate kapasitans som porten representerer er mindre for en av inngangene () enn for de to andre inngangene. NN og NOR porter er smmetriske men kan representere litt forskjellig logisk effort og parasitisk tidsforsinkelse sett fra ulike innganger. V i opptrekk. ersom man kjenner til svitsjetidspunkt for ulike innganger til en port kan man utntte denne kunnskapen og legge de inngangene som svitsjer senest nærmest utgangen.. Mål orstå hvordan rekkefølgen på inngangssignaler påvirker tidsforsinkelsen i en port.. Notater 6 ig.. inngangs NN gate. (IG6.6) igur viser en inngangs NN port med diffusjons- eller intern kapasitans. Vi skal se nærmere på hvasomskjernår vi har en stabil er på en av inngangene og den andre inngangen stoger fra 0 til. a vil utgangen på porten falle fra til 0. Vi har da to ulike situasjoner:. er stabil og stiger fra 0 til. I utgangspunktet er utgangen som betr at vi får et terskelfall over nmos transistoren strt av. Node vil i utgangspunktet ha en spenning lik V V t Elmore forsinkelsesmodellen gir (R/)()+R(6) = 7R =.τ. I tillegg vil vi ha en svak tilbakekobling fra til via gate source kapasitans og til via gate drain kapasitans. Når trekkes lav fordi er hø og skifter fra lav til hø, kan denne tilbakekoblingen påvirke inngangssignalene slik at tidsforsinkelsen øker noe. en kapasitive tilbakekoblingen fra til er avhengig av nmos transistoren strt av er i lineært område. enne tilbakekoblingen er derfor avhengig av spenningen på og ved transisjonen og derfor ikke tilstede i hele transisjonen. På den ndre siden så har vi Miller effekt for denne kapasitansen slik at vi kan se en liten og tidsbegrenset tilbakekoblingseffekt fra til. Vi kaller dette en negativ tilbakekobling.. er stabil og stiger fra 0 til. et er nå rimelig å anta at node i utgangspunktet er 0. Vi trenger derfor ikke å lade ut node og Elmore forsinkelse blir defor R(6) =τ. Generelt definerer vi tre inngang som den inngangen som strer en transistor som ligger nærmest en spenningsforsning, V eller GN. enindre inngang strer en transistor som ligger nærmest utgangen. Parasitisk tidsforsinkelse er minst når indre inngangen svitsjer senest forsi interne noder i en kjede (seriekobling) da allerede vil være ladet ut (eventuelt opp til Noelaverepå grunn av bod effekt. enne effekten er svært liten, men avhengig av de totale last kapasitansene på inngangene og.
VIII. smmetriske porter (Kapittel 6... side - 5) I noen tilfeller er det stor forskjell hvor kriske ulike signaler (innganger) er, dette kan bet at det vil lønne seg ådesigne porter som er (nominelt) smmetriske usmmetriske. En fullstendig smmetrisk inngangs NN port er vist i figur.. Mål orstå hvorfor og hvordan man designer fullstendig smmetriske porter. Kunne ta hensn til spesielle føringer i et design som tilsier at man skal designe asmmetriske porter. RESET. Notater / ig.. inngangs NN gate. (IG6.7) Et eksempel på en slik port er vist i figur, der en kritisk signalvei vil være fra til. et vil i slike tilfeller å være fornuftig å prioritere de kritske inngangene ved å plassere de som indre innganger og å redusere inngangslasten. I eksemplet i figur er en kritsk inngang som er plassert nærmest utgangen og transistoren som strer er redusert i størrelse slik at lasten sett fra inngangen blir redusert. I dette tilfellet er inngangen reset ikke kritisk og derfor er størrelsen på nmos transistoren som er koblet mot GN dimesjoner opp fra enhetsstørrelse. en økte inngangslasten representerer ikke et problem fordi inngangen ikke er kritisk. Motstanden som denne transistoren bidrar med i nedtrekket er (/)R der R er motstand i en enhets nmos transistor (bredde lik ). nmos transistoren som stres av den kritiske inngangen vil bidra med liten last for inngangen, men en større motstand for nedtrekket i porten. Ekvivalent motstand for nedtrekket blir R effektiv =(/)R +(/)R = R som er ekvivalent med to nmos transistor i serie med bredde lik. et er fornuftig å velge bredde på pmos transistoren som stres av lik som gir en effektiv motstand lik R. en siste pmos transistoren er ikke kritisk og vi velger derfor bredden lik minimumsbredde slik at den totale kapasitansen som denne transistoren bidrar med for utgangen av porten blir minst mulig. en interne lasten knttet til utgangen er i dette tilfellet (/) i motsetnig til 6 for en smmetrisk NN port. ig.. ullstendig smmetrisk inngangs NN gate. (IG6.8) Man kan i motatte tilfeller gjøre NN porten enda mer smmetrisk dersom begge inngangene er begge er like kritiske.
IX. Porter med skew (Kapittel 6...5 side 5) I noen tilfeller kan det være ønskelig å favorisere opptrekk eller nedtrekk i en port. I HI-skew porter favoriseres en 0 til transisjonpå utgangen og i en LO-skew favoriseres en til 0 transisjon. / HI-skew ig.. / Ikke skew Ikke skew Invertere med skew. (IG6.9) LO-skew Inverere med skew er vist i figur. or porter med skew skiller vi logisk effort i logisk opptrekkseffort g u og logisk nedtrekkseffort g d. Poenget med å designe porter med skew er å favorisere kritiske signalveier. Logisk effort i inverteren nr. fra venstre i figur er g =6/ =. I den andre inverteren uten skew vil logisk effort bli g =.5/ = /. or HI-skew porten får vi en logisk effort for opptrekket g u =.5/ =5/6 og logisk effort for nedtrekk g d =.5/.5 =5/. or nedtrekket må vi sammeligne med effort for en inverter med lik bredde på nmos transistoren, som derfor har logisk effort g =.5. or LO-skew inverteren vil logisk effort for nedtrekket være lik g d =/6 =/ og logisk effort for opptrekket blir g u =/.. Mål orstå hvordan man designer porter med skew, HI-skew og LO-skew.. Oppgaver Oppgave 6.0.. Notater ig. 5. gu = gd = gavg = X. P/N forhold (Kapittel 6...6 side 5-7) Ikke skew gu = / gd = / gavg = / gu = 5/ gd = 5/ gavg = 5/ Inverter, NN og NOR porter uten skew. (IG6.0) I figur 5 er det vist inverter, NN- og NOR porter uten skew. / ig. 6. gu = 5/6 gd = 5/ gavg = 5/ HI-skew gu = gd = gavg = / / / gu = / gd = gavg = 9/ HI-skew inverter, NN og NOR porter. (IG6.0) I figur 6 er det vist HI-skew inverter, NN- og NOR porter. LO-skew gu = / gd = / gavg = gu = gd = gavg = / gu = gd = gavg = / ig. 7. LO-skew inverter, NN og NOR porter. (IG6.0) I figur 7 er det vist LO-skew inverter, NN- og NOR porter. Legg merke til at for NOR porten er gjennomsnittelig logisk effort bedre enn for porten uten skew. I figur 8 er det vist PN forhold som gir minimal tidsfprsinkelse for portene. Merk at for porter med skew får vi tpisk forskjellig stige og falltid som vil gi forskjellig tidsforsinkelse for fallende- og stigende transisjoner på utgangen.
. gu =.5 gd = 0.8 gavg = 0.98 ig. 8. gu = / gd = / gavg = / gu = gd = gavg = / Porter med minimum tidsforsinkelse. (IG6.). Mål ostå hvordan bredde på nmos transistorer i forhold til bredde på pmos transistorer påvirker logisk effort i en port.. Notater XI. Indeks b g d g u G H P smmetrisk port 0 ubble pushing 6 orgreningseffort b HI-skew Indre inngang 0 Kjede effort Kjede effort tidsforsinkelse Kjede elektrisk effort H Kjede forgreningseffort Kjede logisk effort G Kjede parasitisk tidsforsinkelse P Kjedeforsinkelse Logisk nedtrekkseffort g d Logisk opptrekkseffort g u LO-skew Negativ tilbakekobling 0 tre inngang 0 References [] Neil H.E. Harris og avid Harris MOS VLSI ESIGN, circuit and sstem perspective tredje utgave 005, ISN: 0-- 6977-, ddison Wesle, [] ngvar erg IN00 el:z