F4 IN HDL. Yngve Hafting,

Transkript

1 F4 IN HDL Yngve Hafting,

2 Formål Kort om emnet Emnet tar for seg prinsipper i digital design, som kombinatorisk og sekvensiell logikk, tilstandsmaskiner og digitale byggeblokker, og bygger på dette for å introdusere prosessorarkitekturer, pipelining, cache, og grensesnittet mellom maskinvare og programkode. Hva lærer du? Etter å ha tatt IN2060 har du: kunnskaper om hvordan en datamaskin er satt sammen og fungerer, fra logiske porter til prosessor kunnskaper om grensesnittet mellom maskinvare og programvare lært å kunne analysere og konstruere digitale kretser Delmål Kjenne til forskjeller mellom HDL og andre programmeringsspråk Kunne modifisere HDL-kode og forstå virkemåten til enkle digitale kretser bygget med HDL Tilstandsmaskiner Kunne utføre enkle simuleringer med simuleringsverktøy for HDL Kunne tolke noen vanlige skjematiske fremstillinger og diagrammer Få øvelse i å benytte verktøy for digital design Hvordan? Forelesning: Hva er HDL? Arbeidsflyt for digital systemkonstruksjon Grunnprinsipper VHDL Entitet arkitektur Struktur og RTL Grunnleggende syntaks VHDL Tilstandsmaskiner Testbenker Ukeoppgaver Øvelse i å tolke og skrive HDL Oblig Øvelse i å benytte verktøy Øvelse i å tolke og tegne diagrammer Øvelse i å skrive og forstå HDL Gruppetime(r) Demonstrasjon av verktøy HDL eksempler, digitale byggeblokker Gjennomgang av oppgaver 3

3 Kilde: Elkjop.no

4 HDL vs software process(reset, clk) begin if (reset = 1 ) then sum <= '0'; elsif rising_edge(clk) then sum <= a + b; end if; end process; a n + reset clk n+1 b D n RES CLK Q n+1 sum HDL «Hardware description language» Definerer logisk funksjon til en krets CAD (DAK) verktøy syntetiserer designet slik at det kan realiseres med fysiske porter. Implementeres i programmerbar logikk (PL) eller applikasjonsspesifikke kretser (ASIC) (PL = FPGA, CPLD, PLD, PAL, PLA, ) (ASIC = hva-som-helst-slags-chip: prosessorer, mikrokontrollere, osv.) Verilog (SystemVerilog) VHDL (VHDL 2008) (System C m. fl.) Software «Vanlig programvare» Definerer instruksjoner og deres rekkefølge for en prosessor En kompilator oversetter programmet til maskinkode som prosessoren kan kjøre sekvensielt fra minne. Lagres i minnet til en datamaskin C, C++, C#, Python, Java, assemblere (ARM, MIPS, x86, ) Fortran, LISP, Simula, Pascal, osv int sum(int a, int b){ return a + b ; } MOV R5, #0 ;set base adr LDR R7, [R5, #8] ;load reg R7 LDR R8, [R5, #12];load reg R8 ADD R0, R7, R8 ;R0=R7+R8 STR R0, [R5, #16];store R (binærkoden tilfeldig sammensatt for illustrasjonsformål) 5

5 HDL vs skjemategning: Enkelt å skalere opp design (Eks: N=8 bit teller) generic (N : positive := 8); --- count : out std_logic_vector (N-1 downto 0); --- COUNTER : process(reset, clk) begin if (reset = 1 ) then count <= (others => 0 ); elsif rising_edge(clk) then count <= std_logic_vector( unsigned(count) + 1 ); end if; end process COUNTER; INF3430/

6 HDL vs skjema 4 bit teller, N = 4: count : out STD_LOGIC_VECTOR (4-1 downto 0); INF3430/443 1

7 8 bit, count : out STD_LOGIC_VECTOR (7 downto 0); 8

8 32 bit... count : out STD_LOGIC_VECTOR (31 downto 0); 9

9 Technology dependant Technology independent Specification Technology independent libraries Design entry VHDL, Verilog Arbeidsflyt med HDL RTL simulation No Skrive HDL Simulere logisk funksjon «RTL» simulering Technology dependant libraries Constraints (Speed/area) OK? Yes Synthesis No Syntetisere Gate level simulation No Simulere med port-forsinkelser OK? Implementere (Place and Route) Simulere med data for alle de fysiske portene som blir benyttet Constraints (Speed/pin numbers) Yes Place & Route Timing simulation Static timing analyses Programmere kretsen OK? Yes Device programming 10

10 I dette kurset Lære enkel bruk av VHDL til simulering Koding Kombinatoriske kretser Sekvensiell logikk Tilstandsmaskiner Simulering med testbenk VHDL brukes til å forklare funksjon av datamaskinarkitektur (Vi bruker ikke systemverilog) Ikke fysiske kretser (programmerbar logikk) Kommer i senere kurs for de som følger I:RIS IN 3160, Digital systemkonstruksjon, kommer i 6. semester. 11

11 HVA GJØR (V)HDL? VHDL = VHSIC HDL: «Very High Speed Integrated Circuit Hardware Description Language» Alt: «Verification and Hardware Description Language» Syntetiserbar kode virker i parallell!. Syntetiserbar = kan lages i hardware Rekkefølgen vi skriver kan danne grunnlag for prioritet, men til syvende og sist så virker alt i parallell. Simuleringskode kan gjøre mye mer enn syntetiserbar kode I/O til fil og skjerm Feilrapportering Lage tidsbaserte hendelser VHDL Code for generating and parsing simulation data (Test benches) code for generating multiple instances or variants of entities Synthesizable code IN1 IN2 IN3 OUT Testbenker kan og vil benytte noen syntetiserbare enheter, men vil i større grad beskrive hendelser i rekkefølge og dermed ligne sekvensielle programspråk. Det kan være forvirrende til tider

12 VHDL Entitet og arkitektur Entiteten definerer input og output D CLK Q library IEEE use IEEE.STD_LOGIC.all entity D_FLIPFLOP is port( clk : in std_logic; D : in std_logic; Q : out std_logic ); end entity D_FLIPFLOP; Arkitekturen beskriver hva designet gjør. En entitet kan benytte forskjellige arkitekturer (ikke samtidig da) Arkitekturer kan defineres med forskjellige stiler (neste slide) RTL og Dataflow er bare navn. (mer om hvorfor på neste side) architecture RTL of D_FLIPFLOP is begin process (clk) begin if rising_edge(clk) then Q <= D; end if; end process; end architecture RTL; architecture data_flow of D_FLIPFLOP is signal e,f,g,h,i,j,k,l : std_logic; begin e <= NOT (D and clk); f <= NOT (e and clk); g <= NOT (e and h); h <= NOT (f and g); i <= NOT (g and not clk); j <= NOT (h and not clk); k <= NOT (l and i); l <= NOT (k and j); Q <= k; end architecture data_flow;

13 Tre hovedstiler for arkitekturer: library IEEE use IEEE.STD_LOGIC.all A B C D E F G H I entity D_FLIPFLOP is port( clk : in std_logic; D : in std_logic; Q : out std_logic ); end entity D_FLIPFLOP; architecture RTL of D_FLIPFLOP is begin process (clk) begin if rising_edge(clk) then Q <= D; end if; end process; end architecture RTL; RTL «Register Transfer Level» Lett-å-lese Bra for klokkede prosesser «default» Dataflyt Typsik brukt for små/enkle kombinatoriske funksjoner Blir fort vanskelig å lese. Strukturell Knytter sammen komponenter Brukes typisk i større design og som del av testbenker architecture data_flow of D_FLIPFLOP is signal e,f,g,h,i,j,k,l : std_logic; begin e <= NOT (D and clk); f <= NOT (e and clk); g <= NOT (e and h); h <= NOT (f and g); i <= NOT (g and not clk); j <= NOT (h and not clk); k <= NOT (l and i); l <= NOT (k and j); Q <= k; end architecture data_flow; Et design blir gjerne et kompromiss av alle tre Prøv å vær bevisst på hvordan du koder. For mye struktur eller dataflyt vil lett gå på bekostning av lesbarhet.

14 IN, OUT, INOUT, signaler ENB INOUT «signal» virker bare internt, innenfor en arkitektur Kan både leses og settes. Kan ha alle tenkelige typer IN My Entity OUT «IN»-signaler settes utenfra De kan ikke lese andre signaler eller bli satt/«assigned» «OUT»-signaler går ut av entiteten (FOM VHDL 2008 kan OUT leses som et signal internt i kretsen). «INOUT» er laget for fysiske pinner som kan ha både inn og ut-signaler. Brukes typisk når vi kobler til en bus som kan ha flere drivere. IKKE bruk INOUT fordi det er «praktisk»! Hvis du ikke vet om et signal skal brukes som inngang eller utgang, må du finne ut det først! Kompilatoren vil ikke gi advarsel om flere driver signalet. kan resultere i kortslutninger INOUT kan gi strukturer med større portforsinkelser. Det er bedre å bruke et signal ekstra, hvis man ikke trenger å ha koblet både input og output til samme pinne fysisk.

15 Signaler og «Vektorer» signal my_sig std_logic; D Q my_sig my_sig CLK signal my_vec std_logic_vector(3 downto 0); my_vec(3) my_vec(2) my_vec(1) my_vec(0) D Q D Q CLK D Q CLK D Q CLK CLK my_vec(3) my_vec(2) my_vec(1) my_vec(0) 16

16 Tilordning av signaler og variable (assignment) A <= B; -- A leser B, evt A settes til B, A er et signal C := B; -- C får verdien av B, C er en variabel -- variabler kan bare brukes internt i prosesser D(6 downto 0) <= E(3 downto 1) & (others => 0 ); -- D er en vektor med 7 input og -- D(6) <= E(3) -- D(5) <= E(2) -- D(4) <= E(1) -- D(3 downto 0) <= "0000" 17

17 Bit operatorer og reduksjonsoperator Operatorene and, or, not, xor, xnor virker på bitnivå når de står mellom to signaler eller vektorer y1 <= a and b; -- tilsvarer linjene under y1(3) <= a(3) and b(3); y1(2) <= a(2) and b(2); y1(1) <= a(1) and b(1); y1(0) <= a(0) and b(0); I VHDL2008 (ikke eldre) kan man bruke de samme operatorene som reduksjonsoperator y <= and a ; -- tilsvarer figur t.h. Bruker vi xor på den samme måten kan vi bruke det til å finne paritet til et signal (even) 18

18 Tri-state buffer Hardware kan bare se logisk 0 og 1, men kan settes i tristate (høy impedanse) for at andre skal drive bussen. ENB B A Simuleringsverktøy kan benytte og kontrollere alle de mulige verdiene i STD_LOGIC. 19

19 VCC std_logic -- verdier Value Name Usage U Uninitialized state Used as a default value 0/1 0/1/Z 0/1/Z 0/1/W EN EN 0/1 0/1/Z GND 'X' Forcing unknown Bus contentions, error conditions, etc. 0 Forcing zero Transistor driven to GND 1 Forcing one Transistor driven to VCC Z High impedance 3-state buffer outputs W Weak unknown Bus terminators L Weak zero Pull down resistors H Weak one Pull up resistors - Don t care Used for synthesis and advanced modeling 0/1 EN 0/1 EN 0/1/Z 0/1/Z 0/1/L GND VCC 0/1/H 20

20 0/1 0/1/Z A 0/1/Z - multiple drivere signal c : std_logic; EN 0/1 0/1/Z B 0/1/Z C EN Signal A/B 'U' 'X' '0' '1' 'Z' W' L' 'H' ' ' 'U' 'U' 'U' 'U' 'U' 'U' 'U' 'U' 'U' U' 'X' 'U' 'X' 'X' 'X' X' 'X' 'X' 'X' X' '0' 'U' 'X' 0' X' 0' 0' 0' '0' X' '1' 'U' 'X' X' '1' 1' 1' 1' '1' X' 'Z' 'U' 'X' 0' 1' Z' W' L' H' X' 'W' 'U' 'X' 0' 1' W' W' W' W' X' 'L' 'U' 'X' 0' 1' L' W' L' W' X' 'H' 'U' 'X' '0' '1' H' W' W' H' X' ' ' U' X' X' X' X' X' X' X' X' 21

21 22

22 VHDL bokstavstørrelse til forskjell fra SystemVerilog o.a... er ikke vhdl case sensitiv - å overdrive bruken AV denne FRihETeN er IKkE Å anbefale. Tips: ALL_CAPS BLIR SLITSOMT NÅR DET ER FOR MYE AV DET! Bruk heller snake_case til vanlig og ALL_CAPS for konstanter 23

23 VHDL opreator prioritet Prioritet Operator klasse Operatorer 1 (Utføres først) miscellaneous **, abs, not 2 multiplying *, /, mod, rem 3 sign +, - Funksjonene på samme linje prioriteres slik vi leser; fra venstre mot høyre. Bruk paranteser for å gjøre det du mener tydelig! 4 adding +, -, & 5 Shift sll, srl, sla, sra, rol, ror 6 relational =, /=, <, <=, >, >=,?=,?/=,?<,?<=,?>,?>= 7 logical And, or, nand, nor, xor, xnor 8 (utføres sist) condition?? Eksempler: a <= a or b and c; == a <= (a or b) and c; z <= a and not b and c; == z <= a and (not b) and c; == z <= c and (a and (not b)); y <= a and not (b and c); -- z=1 kun for a=1, b=0, c=1. y=1 for a=1 og (b eller c)=0. 24

24 VHDL Number format Binary, Decimal, hexadecimal, Octal, Unsigned, Signed <ant bit><u/s><b/d/o/x><tall av type B/D/O/X > B"1111_1111_1111" -- Equivalent to the string literal " ". X"FFF" -- Equivalent to B"1111_1111_1111". O"777" -- Equivalent to B"111_111_111". X"777" -- Equivalent to B"0111_0111_0111". B"XXXX_01LH" -- Equivalent to the string literal "XXXX01LH" UO"27" -- Equivalent to B"010_111" UO"2C" -- Equivalent to B"011_CCC" SX"3W" -- Equivalent to B"0011_WWWW" D"35" -- Equivalent to B"100011" 12UB"X1" -- Equivalent to B"0000_0000_00X1" 12SB"X1" -- Equivalent to B"XXXX_XXXX_XXX1" 12UX"F-" -- Equivalent to B"0000_1111_----" 12SX"F-" -- Equivalent to B"1111_1111_----" 12D"13" -- Equivalent to B"0000_0000_1101" 12UX"000WWW" -- Equivalent to B"WWWW_WWWW_WWWW" 12SX"FFFC00" -- Equivalent to B"1100_0000_0000" 12SX"XXXX00" -- Equivalent to B"XXXX_0000_0000" 8D"511" -- Error 8UO"477" -- Error 8SX"0FF" -- Error 8SX"FXX" -- Error 25

25 26

26 Prosesser i VHDL (Processes) Prosesser har sensitivitets liste En prosess evalueres når et av signalene i sensitivitetslisten endres Simulering må ha sensitivitetsliste FOM. VHDL 2008 kan all brukes som sensitivitet Exercise: Assume b = 0, A changes from 0 -> 1. What happens with F and why? Prosesser har bare en driver per signal DVS: Tilordner vi driver til et signal to ganger innenfor en prosess, vil det medføre prioritering. Signaler oppdateres når prosessen avslutter Merk at HW «alltid er på»- men det genereres prioritet i henhold til dette! 27

27 Sensitivitetsliste 28

28 flip-flop vs latch..? rising_edge og falling_edge gir flankedeteksjon (0 1, 1 0) Bruk dette til å generere flipflop er Det fins andre metoder, slik som If clock event and clock = 1 then wait until clock = 1.. Fulgt av wait until clock = 0 Disse har svakheter i simulering ( U -> 1 ).. og det er lett å glemme deler av uttrykket og lage latcher. NB! Ufullstendige if-then-else setninger kan resultere i latcher! «ENABLE» kan like gjerne hete «clk» Ikke lag latcher hvis du ikke må! 29

29 Antall flippflopper Man kan generere flippflopper med dataflyt, men det skjer i praksis aldri. Du får typisk bare flippflopper når du assigner/tilordner på klokkeflanke. Antall flippflopper er antall signalbits du tilordner på klokkeflanke. Tips: gjør tilordning av flippflopper i en egen prosess. a : in std_logic; b : out std_logic_vector (1 downto 0); signal i : std_logic_vector(1 downto 0); process(all) begin if a = 0 then i <= "00"; elsif a = '1' then i <= "01"; else i <= "11"; end if; end process; process(clk) begin if rising_edge(clk) then b <= i; end if; end process; Denne koden vil lage 2 flipflops, én for b(0) og én for b(1). 30

30 31

31 Eks: Tilstandsmaskiner Vi ønsker å lage en brusautomat som selger brusbokser for 30kr Maskinen aksepterer 10kr- og 20kr mynter (andre mynter blir returnert mekanisk) Hvis maskinen får 30kr skal den gi ut en boks Hvis maskinen får mer enn 30 kr skal den returnere pengene Maskinen har to lysdioder En som viser at maskinen er klar «Ready» En som viser at man må putte på mer penger. «Coin» 1. Finn hvilke signaler tilstandsmaskinen må utveksle med omverdenen (entiteten) kr10 kr20 clk reset Ready Coin Dispense Return 2. Definer hvilke tilstander som er nødvendige 3. Lag vhdl kode som implementerer tilstandsmaskinen 32

32 Tilstandsmaskiner Eks: -- Spesifikasjon -- Vi ønsker å lage en brusautomat som selger brusbokser for 30kr Maskinen aksepterer 10kr- og 20kr mynter (andre mynter blir returnert mekanisk) kr10 kr20 clk reset Ready Coin Dispense Return Ready Hvis maskinen får 30kr skal den gi ut en boks 10 Hvis maskinen får mer enn 30 kr skal den returnere pengene 20 Maskinen har to lysdioder En som viser at maskinen er klar «Ready» En som viser at man må putte på mer penger. «Coin» Dispense Return coins 33

33 ASM diagram «Algorithmic State Machine» diagram S_RDY Ready = 1 F ASM diagram (kan) vise F S_10 T 10? F hvilke avgjørelser som tar oss fra en tilstand til den neste Hvilke output som er aktive i hver tilstand Coin = 1 20? T Ready F 10? T S_20 20? Coin = 1 F T 10 S_DISP T 10? F 20 Dispense = 1 S_RET T Return = 1 20? Dispense Return coins 34

34 Utgangstabell «output table» Kan erstatte ASM diagram. Ofte greit med begge I en utgangstabell skriver vi: hvilke tilstander vi går til avhengig av innganger utganger som er aktivert avhengig av tilstand Ready State 10kr 20kr Tilbakekobling? Ready Coin Dispense Return S_RDY S_10 S_20 Ja S_10 S_20 S_30 Ja S_20 S_DISP S_RET Ja S_DISP - - Nei Dispense S_RET - - Nei Return coins 35

35 Tilstandsmaskiner kr10 kr20 clk reset Ready Coin Dispense Return Type-deklarasjonene tilsvarer tilstandene i diagrammet. Vi bruker kun to signaler (av typen vi nettopp har definert): denne og neste tilstand Vi tilordner neste-tilstand på klokkeflanke 36

36 all S_RDY Ready = 1 F F S_10 T 10? F Ny tilordning overskriver default verdi! Coin = 1 20? F 20? T 10? T S_20 Coin = 1 F T S_DISP T 10? F Dispense = 1 T 20? S_RET Return = 1 37

37 Tilstandsmaskiner oppsummert: Tegn skjema og evt tabeller først! Lag dine egne tilstander som «enumerated type» Gode navn gir god lesbarhet To eller tre prosesser Én for å tilordne tilstand Basert på klokke og resetsignal Én for å bestemme neste tilstand (og sette output) Basert på gjeldende tilstand og input (Én for å sette output) Basert på tilstand (Moore) eller tilstand og input (Mealy) Kan være mer oversiktlig i komplekse design. 38

38 My errors will be found... In the design phase Testbenker Testbenker er HDL moduler som brukes til å gi generere testdata (testvektorer) og rapportere testresultater ved simulering. De syntetiseres ikke, selv om de kan brukes på moduler som er generert ved syntese. Kan bruke en eller flere moduler som komponenter. Ofte er det bare én av gangen vi navngir «DUT» eller «UUT» (Device / Unit under test). Testbenk-kode vil ligne mer på andre programspråk, fordi koden vil i større grad bestå av sekvensielle hendelser Vi kan gjøre I/O til skjerm og fil Virker uavhengig av simulering og synteseverktøy In the conceptual review While coding When compiling When simulating During testing By the customer 39

39 Tidsforsinkelser (i simulering/testbenker) I prosesser for simulering kan man bruke wait for: wait for 5 ns; type TIME is range implementation_defined units fs; -- femtosecond ps = 1000 fs; -- picosecond ns = 1000 ps; -- nanosecond us = 1000 ns; -- microsecond ms = 1000 us; -- millisecond sec = 1000 ms; -- second min = 60 sec; -- minute hr = 60 min; -- hour end units; 40

40 41

41 Oppsummeringsspørsmål: Hva er formålene med et hardwarespråk? 1. Definere hardware 2. Teste (simulere) hardwaredesign Hva er forskjellen på en entitet og en arkitektur? Entitet viser innganger og utganger på designet Arkitektur beskriver funksjonen til innmaten. Hva er strukturell koding sammenlignet med RTL-koding? Strukturell koding forteller hvordan vi kobler entiteter sammen Med RTL koding beskriver vi registre og virkemåte- ikke bare koblinger. Kan vi kode tilstandsmaskiner med hardwarespråk? Ja! Hvorfor trenger vi testbenker? Fordi alle gjør feil nesten hele tiden, og det gjelder å finne dem tidlig. 42

42 Oblig i digital design, MAC algoritme Del 1: Ferdig kildekode med småfeil, skjematisk fremstilling Skrive kode selv, rette feil. Simulere (tutorial) Del2: Skjema utvides (pipeline) modifisere kode ihht nytt skjema simulere på ny. Del 3: Utvidet funksjonalitet med skjema Utvide kode Simulere (tutorial) Del 4: Utvidet funksjonalitet beskrevet Utvide skjema Utvide kode Simulere Anbefaling (om mulig): Gjør del 1 først (gjerne i kveld) Uke 38: Gjør oppgaver i inntil 4t før gruppeøvelse, deretter Del 2 (før neste forelesning). Uke 39: Gjør så minimum 3 ukeoppgaver (f.eks 5.1, 5.3 og 5.22) fra neste uke før Del 3 og 4. 43

43 Ukeoppgaver Oppgaver 4.2, 4.5, 4.6, 4.7, 4.11, , 4.27, 4.34, 4.39, 4.52 Ekstra 4.1, 4.3, 4.4, 4.8, 4.13, 4.15, 4.16, 4.24, 4.35, 4.40, 4.41 For 4.6, se figur 2.47 og 2.48 s 79, 80. Der dere skal skrive HDL-kode, kan denne åpnes og simuleres med Questa. Del 1 Oblig 1 forteller hvordan. Understrekede oppgaver er vesentlige ifht. eksamen. DVS alle oppgavene gir trening, men disse gir et innblikk i spennet av oppgaver vi kan finne på å gi innenfor temaet. Det bør være lettere å gjøre Del 2 og videre i obligen etter man har gjort noen ukeoppgaver. 44