Hovedprosjekt HØGSKOLEN I SØR-TRØNDELAG. Avdeling for teknologi Program for elektro- og datateknikk 7004 TRONDHEIM. Fritt tilgjengelig

Transkript

1 HØGSKOLEN I SØR-TRØNDELAG Avdeling for teknologi Program for elektro- og datateknikk 7004 TRONDHEIM Hovedprosjekt Oppgavens tittel: Gitt dato: 20. januar 2004 Fulldigital bitsynkronisator Innlevert dato: 24. mai 2004 Project title: Full-digital bitsyncronizer Gruppedeltakere: Arnt Erling Skavdal Lisa Maria Svendsen Svein Roger Thomassen Tomas Vangen Institutt/studieretning: Program for elektro- og datateknikk Oppdragsgiver: Forsvarets Forskningsinstitutt (FFI) Antall sider/bilag: 92 / 86 Veileder (navn/ /tlf): Anthony Morgan anthony.morgan@iet.hist.no Prosjektnummer: 59 Kontaktpresjon hos oppdragsgiver: Terje Angeltveit / Fritt tilgjengelig X Tilgjengelig etter avtale med oppdragsgiver Rapporten frigitt etter

2

3 Innhold Innhold 1 INNHOLD 3 2 FORORD 6 3 SAMMENDRAG 7 4 INNLEDNING BAKGRUNN PROSJEKTBESKRIVELSE PROBLEMFORMULERING 8 5 TEORI PLL PHASE LOCKED LOOP LINJEKODENE BITRATE BAUDRATE SIGNAL-STØYFORHOLD SPEKTRALTETTHET NRZ-L BIFASE-L VARIANTER AV BIFASE OG NRZ NRZ-M NRZ-S BIFASE-M BIFASE-S OPPSUMMERING AV LINJEKODENE 20 6 UTVIKLING AV KRETSKORT HOVEDKOMPONENTER ALTERA CYCLONE KONFIGURASJONSENHET STRØMFORSYNING KRYSTALLOSCILLATOR BRUKERGRENSESNITT SKJEMATEGNING UTLEGG DELKONKLUSJON 31 7 MASKINVAREBESKRIVELSE DATASELEKTOR EDGEDETEKTOR 36 Prosjektgruppe 59 Side 3 av 92

4 Innhold 7.2 TESTGENERATOR TESTVELGER DATAGENERATOR PSEUDORANDOM DATAGENERATOR DUTYCYCLE-KOMPENSERING PFDENA INNEBYGD PLL ADPLL JITTER KLOKKEDISTRIBUSJON SAMMENDRAG MASKINVAREBESKRIVELSE DELKONKLUSJON 54 8 TESTING HOLDE- OG INNFANGNINGSOMRÅDE TIL PLLEN BITSYNKRONISEREN FREKVENSSTABILITET PLLENS STABILITET VED BRUK AV PFDENA-KRETSEN FASEFORSKYVNINGEN AV KLOKKESIGNALET FREKVENSSPEKTERET TIL KLOKKESIGNALET TESTRESULTATENE 70 9 SIMULERINGER BIFASE LINJEKODE. BITRATE 6,25 MBIT/S. BARE ETTERFØLGENDE BIFASE LINJEKODE. BITRATE 2 MBIT/S. BARE ETTERFØLGENDE BIFASE LINJEKODE. BITRATE 1 MBIT/S. BARE ETTERFØLGENDE BIFASE LINJEKODE. BITRATE 833 KBIT/S. BARE ETTERFØLGENDE BIFASE LINJEKODE. BITRATE 6,25 MBIT/S. TILNÆRMET NORMAL DRIFT NRZ LINJEKODE. BITRATE 20 MBIT/S. BARE ETTERFØLGENDE 0 OG NRZ LINJEKODE. BITRATE 20 MBIT/S. TILNÆRMET NORMAL DRIFT DELKONKLUSJON PROSJEKTETS GANG KILDEVURDERING INNFORMASJONSINNHENTING KOSTNADER PROSJEKTEVALUERING ENDRINGER UNDERVEIS KONKLUSJON LITTERATUR OG REFERANSER INFORMASJONSINNHENTING BØKER 92 Side Side 4 av 92 Prosjektgruppe 59

5 Innhold 12.3 INTERNETT 92 VEDLEGG: Vedlegg A Vedlegg B Vedlegg C Vedlegg D Vedlegg E Vedlegg F Vedlegg G Skjemategning Komponentliste Utlegg (Layout og Capture) Maskinvarebeskrivelse Brukerveiledning bitsynkronisator Quartus Quick Start Guide CD-innhold Prosjektgruppe 59 Side 5 av 92

6 Forord Forord Ved Høgskolen i Sør-Trøndelag (HiST), avdeling for teknologi, program for elektro- og datateknikk, skal alle avgangsstudentene fullføre et hovedprosjekt. Hovedprosjektet utgjør 18 studiepoeng, noe som tilsvarer ca. 450 timer per student. Prosjektperioden går over et helt semester. Prosjektgruppen består av Arnt Erling Skavdal, Lisa Maria Svendsen, Svein Roger Thomassen og Tomas Vangen, som alle går ved linjen teleteknikk. Gruppen valgte en prosjektoppgave fra Forsvarets Forskningsinstitutt som virket veldig interessant. Oppgaven er å realisere en fulldigital bitsynkronisator. Prosjektrapporten er rettet mot studenter og ansatte ved program for elektro- og datateknikk ved HiST, samt ansatte ved FFI. For de som er interessert i utvikling av maskinvarebeskrivelse i Quartus II, anbefaler vi å lese kapittel 7 om maskinvarebeskrivelsen i kombinasjon med figurer i vedlegg D og vedlagt Brukerveiledning. HiST har latt oss disponere arbeidsplasser på høgskolen. I tillegg har FFI gitt oss en omvisning på Kjeller. Med dette ønsker vi å takke FFI for turen og omsvisningen. I forbindelse med dette prosjektet ønsker vi spesielt å takke Anthony Morgan, veileder ved HiST, for veiledning og støtte. Terje Angeltveit, oppdragsgiver ved FFI, for veiledning og godt samarbeid. Per Arne Kristiansen og Nikolay Rognlien ved Arrow Norge, for veiledning. Arnt Erling Skavdal Lisa Maria Svendsen Tomas Vangen Svein Roger Thomassen Side 6 av 92 Prosjektgruppe 59

7 Sammendrag 3 Sammendrag Ved HiST, Avdeling for Teknologi, Program for elektro- og datateknikk, skal alle avgangsstudentene fullføre et hovedprosjekt. I forbindelse med dette har prosjektgruppen fått tildelt hovedprosjekt fra FFI. FFI hadde et ønske om at det ble realisert en bitsynkronisator for gjenvinning av klokke i seriell datastrøm. Som hovedkomponent skulle det benyttes en Altera Cyclone FPGA (Field Programmable Gate Array) med innebygd PLL (Phase-Locked-Loop). Funksjonaliteten ble realisert i form av maskinvarebeskrivelse og denne ble implementert i FPGAen. Det var spesifisert at bitsynkronisatoren skulle fungere for linjekodene NRZ (Non-Return-to-Zero) og Bifase med bitrater fra 100 kbit/s til 20 Mbit/s. Bitsynkronisatoren skal være en del av et mottakersystem for data som sendes fra forskningsraketter. Det kan eksempelvis nevnes at disse sender fra seg forskningsrelaterte data eller instrumentdata som fart, akselerasjon, høyde og posisjon. Ved digital kommunikasjon er det viktig at mottaker og sender er synkrone, dvs. opererer på samme klokke. Bitsynkronisatoren sørger for at det er mulig å dekode datasignalet. Dette prosjektets arbeid har resultert i konstruksjon av et kretskort, oppbygging og implementering av maskinvarebeskrivelse og skriving av rapport. De tre nevnte punktene representerer nesten alt av det totale tidsforbruk prosjektet har medført. Arbeidet med skjemategning og utlegg av kretskort er fullført i programserien Orcad fra produsenten Cadence. For å bygge opp maskinvarebeskrivelsen ble programmet Quartus II fra Altera benyttet. Den innebygde PLLen benyttes i taktgjenvinningen, men ettersom Cyclone hadde en begrensning er det implementert en ADPLL (All-Digital PLL) for å oppfylle spesifikasjonen bedre. Kretskortet er ikke 100 % fullført ettersom to komponenter ikke rakk frem innen prosjektets slutt. Konsekvensen betyr at testing av ferdig produkt ikke kunne gjennomføres. Simulering av maskinvarebeskrivelsen har blitt fullført for å dokumentere funksjonaliteten av den. Simuleringsverktøyet er den del av Quartus II. Dette prosjektet har gitt gruppen klar formening om at FPGA i kombinasjon med innebygd PLL bør benyttes ved taktgjenvinning. Prosjektgruppe 59 Side 7 av 92

8 Innledning 4 Innledning 4.1 Bakgrunn I dette kapittelet skal vi formulere og avgrense oppgavens omfang, samt si litt om bakgrunn for oppgaven. I tillegg ønskes det å presentere hvordan gruppen ønsker og løse problemet. FFI driver bl.a. med forskning av atmosfæren. I denne forbindelse bruker de forskningsraketter med innebygde instrumenter som skal uføre forskjellige målinger av atmosfæren, samt nødvendige rakettdata. Disse målinger blir sendt til bakkestasjonen, der innkommende data prosesseres av mottaker. I digitale kommunikasjonssystem skal en mottaker avlese spenningsnivået midt i et bitintervall. For at dette skal virke så er det viktig at mottaker er synkron med sender, dvs. at de opererer med samme klokke. Det er to måter å gjøre det på, enten med en separat klokkekanal eller med taktgjenvinning. Prosjektoppgaven går ut på å realisere en bitsynkronisator som skal gjenvinne klokken i en datastrøm. Bitsynkronisatoren skal bli en del av en ny og komplett bakkestasjon som består av en bærbar PC og et lite kort der hele mottakersystemet er integrert. Dette forenkler feltoperasjoner ved overføring av data fra forskningsraketter til bakkestasjon. 4.2 Prosjektbeskrivelse Oppgaven går ut på å bygge en programmerbar, fleksibel og fulldigital bitsynkronisator som skal gjenvinne klokken fra en seriell datastrøm. Denne datastrømmen kan være kodet med linjekodene NRZ-L (Level) og Bifase-L, samt variantene Mark og Space. NRZ-L og Bifase-L refereres ofte som NRZ og Bifase. Bitratene, som datastrømmen kan ha, er i prosjektbeskrivelsen definert å gå fra 100 kbit/s til 20Mbit/s. Bitsynkronisatoren skal realiseres med Altera Cyclone FPGA med innebygd PLL. 4.3 Problemformulering Problemformulering skal gi en innføring i hvordan oppgaven skal løses og skal presentere oppbygningen av rapporten. Gjenvinning av klokken skal utføres av logikk implementert i FPGAen. Denne maskinvarebeskrivelsen bygges opp i programmet Quartus II fra Altera. Taktgjenvinningen skal utføres av en innebygd PLL i FPGAen. En av utfordringene i dette prosjektet er å finne en løsning for og håndtere problemet med manglende taktinformasjon i NRZ. Kretskortet skal være fleksibelt slik at endringer lett kan integreres, og vil få status som prototype. Det skal lages et brukergrensesnitt på kretskortet der en kan velge hvilke linjekode og bitrate som skal brukes. Kretskortutlegg og Side 8 av 92 Prosjektgruppe 59

9 Innledning skjemategning skal lages i programmet Orcad som skal utføres ved HiST. FFI skal ta seg av fremstilling av mønsterkortet og montering av komponenter. Brukergrensesnittet består av maskinvarebeskrivelse i FPGA som styres manuelt av trykknapper og indikeres med LED (Light Emitting Diode). Hver gang strømtilførselen til FPGAen skrus av vil FPGAen miste maskinvarebeskrivelsen. For å slippe å laste ned maskinvarebeskrivelsen i FPGAen hver gang kretsen skrus på, er det blitt valgt å benytte en konfigurasjonsenhet. Denne konfigurasjonsenheten lagrer maskinvarebeskrivelsen, og konfigurerer FPGAen hver gang den skrus på. Dersom produktet blir ferdig innen tidsfristen, skal det testes og simuleres for å se om det oppfyller spesifikasjonene, hvis ikke gjennomføres kun simulering. Kapittel 5 tar for seg teorien som er nødvendig å legge til grunn for forståelse av oppgaven. Teorien om linjekoder er presentert hierarkisk opp fra et grunnleggende nivå for å gjøre den lettfattelig for utenforstående. Utviklingen av kretskortet er presentert i kapittel 6. Maskinvarebeskrivelsen er tilegnet et eget kapittel ettersom utviklingen av den er prosjektets viktigste. Prosjektgruppe 59 Side 9 av 92

10 Teori 5 Teori 5.1 PLL Phase locked Loop PLL brukes både i analoge og digitale systemer, og kan være hensiktsmessig å benytte ved taktgjenvinning.(m.s.roden, 2003). PLL står for faselåst sløyfe og består i prinsippet av en fasedetektor, N-teller (:N) og en tilbakekoblet VCO (Voltage Controlled Oscillator). Med denne tilbakekoblingen kan PLLen justere utgangsfrekvensen når den ikke er i fase med inngangsfrekvensen. Figur 5-1 Prinsippet bak en PLL Hensikten med faselåst sløyfe er å låse seg fast til inngangssignalet f 0, og så generere ut utgangssignalet N f 0 med samme fase som inngangssignalet. N- telleren er den delekrets som gjør at PPLen kan generere ut multipler av inngangssignalet f 0. Settes den til f.eks. to vil PLLen generere ut den dobbelte frekvensen av inngangsignalet f 0. Fasedetektoren sammenligner inngangssignal f 0 med det tilbakekoblede signalet fra VCOen. Er fasen mellom inngangssignalet f 0 og VCOen forskjellig vil fasedetektoren genererer ut feilsignalet e. Dette feilsignalet vil justere frekvensen på VCOen slik at signalene kommer i fase. Det finnes flere typer PLLer, analog PLL, DPLL (Digital PLL) og ADPLL. Analog PLL har en ren analog oppbygningen, dvs. den består bare av analoge komponenter. DPLL består både av analoge og digitale komponenter. I noe faglitteratur kalles den også for hybrid PLL. ADPLL har en ren digital oppbygning. I noe faglitteratur kalles den også for FDPLL (Full Digital PLL). Side 10 av 92 Prosjektgruppe 59

11 Teori Innfangnings- og holdeområdet forteller om egenskapene til PLLen, og defineres slik: Holdeområdet er det frekvensområdet som inngangssignalet kan ligge innenfor uten at PLLen mister synkroniseringen til inngangssignalet. Hvis frekvensen til inngangssignalet endres til å ligge utenfor dette området vil PLL miste sin faselåsing til inngangssignalet. Innfangningsområdet er det området PLL kan synkronisere seg til inngangssignalet når PLLen ikke er i lås. Hvis frekvensen til inngangssignalet befinner seg innenfor dette området vil PLLen begynne å låse seg til inngangssignalet. Innfangningsområdet kan aldri være større enn holdeområdet, men de kan være like store. Se figur 5-2. Figur 5-2 Holde- og innfangingsområde 5.2 Linjekodene 5.3 Bitrate Linjekode brukes i forbindelse med digital kommunikasjon. En linjekode er hvordan man koder en datastrøm ved transmisjon i basisbånd. Med basisbånd menes det området i frekvensbåndet som avgrenses av 0 Hz til øvre grensefrekvens av signalet. Det finnes flere forskjellige typer linjekoder. I dette prosjektet er det tatt for seg linjekodene NRZ og Bifase, samt varianter av disse. Linjekodene NRZ og Bifase har forskjellige egenskaper som må tas hensyn til ved mottak av datastrømmen. Dette er bl.a. at båndbredden på det kodede signalet ikke er større enn mottakerens båndbredde, signal-støyforhold og hvor mye klokkeinformasjon som ligger i signalet. Spektraltettheten til linjekodene sier bl.a. noe om disse egenskapene. Bitrate er hvor mange bit per sekund som blir overført og har da enheten bit/s. Bitrate refereres ofte med bokstaven R. Prosjektgruppe 59 Side 11 av 92

12 Teori 5.4 Baudrate Baudrate kalles også for symbolrate og er antall symbol per sekund. Et symbol representerer en endring i spenningsnivå. Baudrate har enheten baud. I Bifase er et bit representert med to symbol, dvs. baudraten er det dobbelte av bitraten. I NRZ er ett bit representert med ett symbol, dvs. baudraten er lik bitraten. Av figur 5-3 ser en at baudraten representerer den korteste pulsbredden T S på linjekodene. Dersom en antar at linjekodene NRZ og Bifase er periodiske signaler kan en beregne frekvensen. Figur 5-3 illustrerer sammenhengen mellom baudrate og bitrate. Figur 5-3 Periodetid, bitperioden og symbolperiode I NRZ er periodetiden T det dobbelt av bitperioden T B. Ut fra dette kan frekvensen for NRZ-signal beregnes, se formel T = 2 TB T = = 2 TB f f f 1 = 2 T B = R = bitrate, dertb = 2 1 R = 1 bitrate Formel 5-1 Periodetid for NRZ-L Side 12 av 92 Prosjektgruppe 59

13 Teori I Bifase er periodetiden T lik bitperioden T B. Bitperioden T B er det dobbelt av symbolperioden T S, noe som betyr at baudraten er det dobbelte av bitraten. Ut fra dette kan frekvensen for Bifase-signal beregnes, se formel T = TB T = = TB f = = R = bitrate, der TB = = f f T R B 1 bitrate Formel 5-2 Periodetid for Bifase-L 5.5 Signal-støyforhold Signal-støyforholdet sier noe om forholdet mellom signaleffekt og støyeffekt. Hvis signal-støyforholdet er for dårlig kan mottaker få feildeteksjon. Figur 5-4 Sendt og mottatt datastrøm (Jan Trøim, 2001) Ved mottak av NRZ mister man klokkeinformasjon ved etterfølgende 0 eller 1, mens Bifase har minst en transisjon for hvert bit som gjør at dette problemet ikke oppstår. Ulempen med Bifase i forhold til NRZ er at den krever dobbelt så stor båndbredde. Dette medfører at mottakerens båndbredde må være større ved mottak av Bifase enn NRZ, noe som reduserer signalstøyforholdet (Jan Trøim, 2001). 5.6 Spektraltetthet Spektraltettheten sier noe om de forskjellige egenskapene til linjekodene NRZ og Bifase. Av figur 5-5 kan man se hvilke frekvenskomponenter linjekodene består av og hvor stor båndbredden er. Båndbredden leses av figur 5-5 fra bitrate lik 0 til første nullpunkt. En linjekode har første nullpunkt ved samme frekvens som der en enkelpuls har sitt første nullpunkt. (H. Ranes, 2003) Det første nullpunktet er forskjellig for linjekodene NRZ og Bifase og blir bestemt av den minste pulsbredden til hver av linjekodene. Prosjektgruppe 59 Side 13 av 92

14 Teori Signalkomponenter ovenfor første nullpunkt kan filtreres bort (H. Ranes, 2003). Av figur 5-3 ser en at den minste pulsbredden til NRZ er T B og T S (de er like store for NRZ) og da vil første nullpunkt være 1/ T B. 1 TB = R = bitrate Formel 5-3 Første nullpunktet i spektraltettheten til NRZ Den minste pulsbredden til Bifase er T S og det første nullpunktet blir 1/ T S. 1 T S = 1 1 TB 2 = 2 T B = 2 R = 2 bitrate Formel 5-4 Første nullpunktet i spektraltettheten til Bifase Figur 5-5 Spektraltettheten for NRZ og Bifase (Jan Trøim, 2001, figur 3,29) Side 14 av 92 Prosjektgruppe 59

15 Teori NRZ består av frekvenskomponenter fra 0 Hz (DC) til f maks, NRZ, men har ikke frekvenskomponent ved bitrate lik 1. Dette betyr at NRZ er en linjekode med lite klokkeinformasjon. f maks, NRZ 1 = 2 T B 1 1 = R = bitraten 2 2 Formel 5-5 Maks frekvens for NRZ-L (M. Larsen, 1992, s.8) T B = Bitperioden Bifase-L består av frekvenskomponenter fra 0 Hz til f max, Bifase, men har ikke frekvenskomponent ved 0 Hz, dvs. ingen DC-komponent. Bifase har som tidligere nevnt alltid en overgang midt i og noen ganger i starten av bitintervallet. Dette medfører at Bifase har en sterk frekvenskomponent ved bitrate lik 1, noe som betyr at denne linjekoden inneholder mye klokkeinformasjon. 1 fmaks, Bifase = = R = bitraten T B Formel 5-6 Maks frekvens for Bifase (M. Larsen, 1992, s.8) 5.7 NRZ-L Ser og av figuren 5-5 at maks signaleffekten til NRZ er lik 100 % ved bitrate lik 0 (0 Hz) mens Bifase har maks signaleffekt lik 50 % ved bitrate lik ca 0,8. Dette viser til at Bifase inneholder mye klokkeinformasjon. 91 % av den totale effekten i NRZ-signalet ligger i frekvenser lavere enn bitrate lik 1. For Bifase-signalet ligger 65 % av den totale effekten i frekvenser lavere enn bitrate lik 1, mens for frekvenser lavere enn bitrate lik 2 er den totale effekten på 86 %. Dette betyr at kun 21 % av den totale effekten ligger mellom bitrate lik 1 og bitrate lik 2. Dette kan være av betydning når en må avgjøre om et Bifase-signal kan sendes via en båndbegrenset kanal (M. S. Roden, 2003). I NRZ-L er 1 representert med høyt nivå, mens 0 er representert med lavt nivå. Figur 5-6 NRZ-L kodet bitstrøm 5.8 Bifase-L I Bifase-L er 0 representert med stigende flanke midt i bitintervallet, dvs. 01, mens 1 representerer fallende flanke midt i bitintervallet, dvs. 10. Prosjektgruppe 59 Side 15 av 92

16 Teori Dette gjør at baudraten til Bifase-L- vil være den dobbelte av bitraten. Dette må tas hensyn til ved gjenvinning av klokketakten.. Figur 5-7 Bifase-L kodet bitstrøm Realisering av Bifase-L Bifase-L-enkoder har som hensikt å enkode NRZ-L til Bifase-L og består av en XOR-port. På den ene inngangen er NRZ-L- signalet og på den andre inngangen er en klokke med den dobbelte frekvensen av NRZ-L-signalet. Når NRZ-L er lik 1 vil utgangsverdien være det inverse av klokken. Når NRZ-L er lik 0 vil utgangsverdien være lik klokken. Figur 5-8 Prinsipp for enkoding av NRZ-L til Bifase-L (M.S. Roden, 2003, s 93) Bifase-L-dekoder har som hensikt å dekode Bifase-L til NRZ-L. Den består av en XOR-port der den ene inngangen er Bifase-L-signalet mens den andre inngangen er en klokke med samme frekvens som Bifase-L-signalet. Når Bifase-L og klokken er lik så vil utgangsverdien bli lik 0, men er de ulik vil utgangsverdien bli lik 1. Figur 5-9 Prinsipp for dekoding av Bifase-L til NRZ-L 5.9 Varianter av Bifase og NRZ Bitsynkronisatoren skal i tillegg kunne gjenvinne klokken fra forskjellige varianter av linjekodene NRZ og Bifase. Disse variantene bygger på grunnformene Bifase-L og NRZ-L og kalles NRZ-S (NRZ-Space), NRZ-M (NRZ- Mark), Bifase-M (Bifase-Mark) og Bifase-S (Bifase-Space). Mark- og Spaceteknikken gir færre transisjoner enn grunnformen den bygger på og sparer dermed båndbredde (Morten Larsen, 1992). NRZ-M og NRZ-S har høyere støy-immunitet enn grunnformen NRZ-L, og dermed lavere bitfeilrate (Morten Larsen, 1992). Side 16 av 92 Prosjektgruppe 59

17 Teori NRZ-M I NRZ-M er 1 representert annenhver gang med lavt nivå og annenhver gang med høyt nivå. Koding av 0 vil være avhengig av hvilket nivå foregående 1 har. Har foregående 1 høyt nivå så vil 0 bli representert med høyt nivå, men har foregående 1 lavt nivå så vil 0 bli representert med lavt nivå. Figur 5-10 NRZ-L enkodet bitstrøm Realisering av NRZ-M NRZ-M-enkoderen har som hensikt å enkode NRZ-L til NRZ-M, og består av en XOR-port og ett tidsforsinkelsesledd T b som er tilbakekoblet. T b forsinker med en hel klokkesyklus. Hvis inngangsverdien er lik 1 vil utgangen representere det inverse av den foregående utgangsverdien (M. S. Roden, 2003). Figur 5-11 Prinsipp for enkoding av NRZ-L til NRZ-M (M.S. Roden, 2003, s 90) NRZ-M-dekoderen har som hensikt å dekode NRZ-M tilbake til NRZ-L. Den består også av en XOR-port og ett tidsforsinkelsesledd T b, men i motsetning til enkoderen så er tidsforsinkelsesleddet framoverkolbet, ikke tilbakekoblet. T b forsinker med en hel klokkesyklus. Dekoderen sammenligner NRZ-M-signalet med en forsinket versjon av seg selv. Hvis de er like blir utgangsverdien lik 0, mens den blir 1 når de er forskjellig. Figur 5-12 Prinsipp for dekoding av NRZ-M til NRZ-L Prosjektgruppe 59 Side 17 av 92

18 Teori NRZ-S I NRZ-S er det 0 som er representert annenhver gang med høyt nivå og annenhver gang med lavt nivå, mens 1 endres i takt med nivået til foregående 0. Figur 5-13 NRZ-S kodet datastrøm Realisering av NRZ-S NRZ-S-enkoderen har som hensikt å enkode NRZ-L til NRZ-S. Prinsippet for realisering av NRZ-M benyttes tilnærmet likt ved NRZ-S. Forskjellen er at utgangen på XOR-port er invertert, altså en XNOR-port. Hvis inngangsverdien er lik 0 vil utgangen representere det inverse av den foregående utgangsverdien. Figur 5-14 Prinsipp for enkoding av NRZ-L til NRZ-S NRZ-S-dekoderen har som hensikt å dekode NRZ-S til NRZ-L. Den består av en XNOR-port og et framoverkoblet tidsforsinkelsesledd T b. T b forsinker med en hel klokkesyklus. XNOR-porten sammenligner NRZ-S-signalet med en forsinket versjon av NRZ-S-signalet. Hvis de er like blir utgangsverdien lik 1, mens den blir 0 når de er forskjellig. Figur 5-15 Prinsipp for dekoding av NRZ-S til NRZ-L Side 18 av 92 Prosjektgruppe 59

19 Teori Bifase-M I Bifase-M er 0 representert annenhver gang med lavt nivå og annenhver gang med høyt nivå. 1 er enten representert med fallende flanke eller stigende flanke avhengig av foregående 0. Figur 5-16 Bifase-M kodet datastrøm Realisering av Bifase-M Bifase-M-enkoderen har som hensikt å enkode NRZ-S til Bifase-M-kode. Den består av en XOR-port og ett tidsforsinkelsesledd T b /2 der forsinkelsen er en halv klokkesyklus. NRZ-S blir forsinket med en halv klokkesyklus og sammenlignet med en klokke med den dobbelte frekvensen av seg selv. Hvis de er like blir utgangsverdien lik 0, men er de ulike blir utgangsverdien lik 1. Figur 5-17 Prinsipp for enkoding av NRZ-S til Bifase-M (M.S. Roden, 2003, s 94) Bifase-M-dekoderen har som hensikt å dekode Bifase-M til NRZ-S. Den består av en XOR-port der den ene inngangen er et NRZ-S-signal mens den andre inngangen er en klokke med den dobbelte frekvensen av NRZ-S-signale. Tidssforsinkelsesleddet T b /2 forsinker NRZ-S med en halv klokkesyklus. Når det forsinkede NRZ-S-signalet og klokken er lik så vil utgangsverdien bli lik 0, men er de ulik vil utgangsverdien bli lik 1. Figur 5-18 Prinsipp for dekoding av Bifase-M til NRZ-S Bifase-S I Bifase-S er 1 er representert annenhver gang med lavt nivå og annenhver gang med høyt nivå. 0 er enten representert med fallende flanke eller stigende flanke avhengig av foregående 1. Prosjektgruppe 59 Side 19 av 92

20 Teori Figur 5-19 Bifase-S kodet datastrøm Realisering av Bifase-S Bifase-S-enkoderen har som hensikt å enkode NRZ-M til Bifase-S-kode. Den består av en XOR-port og ett tidsforsinkelsesledd T b /2 der forsinkelsen er en halv klokkesyklus. NRZ-M blir forsinket med en halv klokkesyklus og sammenlignet med en klokke med den dobbelte frekvensen av seg selv. Hvis de er like blir utgangsverdien lik 0, men er de ulike blir utgangsverdien lik 1. Figur 5-20 Prinsipp for enkoding av NRZ-M til Bifase-S (M.S. Roden, 2003, s 94) Bifase-S-dekoderen har som hensikt å dekode Bifase-S til NRZ-M. Den består av en XOR-port der den ene inngangen er et NRZ-M-signal mens den andre inngangen er en klokke med den dobbelte frekvensen av NRZ-S-signalet. Tidsforsinkelsesleddet T b /2 forsinker NRZ-M med en halv klokkesyklus. Når det forsinkede NRZ-M-signalet og klokken er lik så vil utgangsverdien bli lik 0, men er de ulik vil utgangsverdien bli lik 1. Figur 5-21 Prinsipp for dekoding av Bifase-S til NRZ-M 5.10 Oppsummering av linjekodene Dette kapittelet gir en oversikt over de forskjellige linjekodene som bitsynkronisatoren skal kunne gjenvinne klokken fra. Tabell 5-1 beskriver hva binær 1 og binær 0 representerer for hver linjekode. Figur 5-22 viser hvordan de forskjellige linjekodene koder et dataord. Side 20 av 92 Prosjektgruppe 59

21 Teori Tabell 5-1 Oversikt over linjekodene Linjekode 0 1 NRZ-L Lavt nivå Høyt nivå NRZ-M Ingen nivåendring Høyt nivå/ Lavt nivå NRZ-S Høyt nivå/ Lavt nivå Ingen nivåendring Bifase-L 01, stigende flanke 10, fallende flanke Bifase-M Høyt nivå/ Lavt nivå 01, stigende flanke / 10, fallende flanke Bifase-S 01, stigende flanke/ 10, fallende flanke Høyt nivå/ Lavt nivå Figur 5-22 Oversikt over linjekodene I dette prosjektet skal alle de overnevnte linjekodene tas i bruk. Det må tas hensyn til de forskjellige egenskapene til linjekodene ved mottak. Båndbredden på mottakeren bestemmes av båndbredden til Bifase-L-signalet, da den krever størst båndbredde, dette er med på å redusere signal-støyforhold. Signalstøyforhold er viktig å ta hensyn til ved mottak av datastrøm. Bifase-L har noe svakere frekvenskomponenter enn NRZ-L og er dermed mindre immun mot støy. Ved mottak av NRZ-L, samt variantene NRZ-M og NRZ-S, må det tas hensyn til linjekodenes mangel på klokkeinformasjon. Prosjektgruppe 59 Side 21 av 92

22 Kretskort 6 Utvikling av kretskort 6.1 Hovedkomponenter I dette delkapittelet presenteres de viktigste komponentene på kretskortet. Kretskortet består av få komponenter og er dermed oversiktlig Altera Cyclone For å realisere logikken var det bestemt fra FFI sin side at det skulle benyttes en Altera Cyclone FPGA med innebygd PLL. Gruppen valgte 144-pin TQFP (Thin Quad Flat Pack) EP1C3. Dette fordi det ikke er større behov for kapasitet av I/O-pinne (In/Out), RAM (Random Access Memory), LEer (Logic Element) og PLLer. 144-pin er valgt framfor 100-pin fordi 100-pin ikke har egen utgang fra PLL. EP1C3 har 104 I/O-pinner, 2910 LE, bit RAM og 1 PLL. Programmet Quartus II fra Altera benyttes for oppbygning av logikken som skal implementeres Konfigurasjonsenhet Cyclone FPGA bruker SRAM (Static Random Access Memory) til å lagre konfigurasjons-data, noe som betyr at den vil miste konfigurasjonsdata når strømtilførselen skrus av. Dette gjør at en må laste inn konfigurasjonen hver gang strømtilførselen kobles til. For å slippe å gjøre dette hver gang er det valgt å benytte en seriell konfigurasjonsenhet fra Altera, EPCS1. EPCS1 har 1 Mbit flashminne med et serielt grensesnitt. Den vil lagre data som lastes inn serielt fra PCen via en ByteBlaster II kabel Aktiv Seriell konfigurering Ved overføring av konfigurasjonsdata fra PC til EPCS1 vil ByteBlaster II kabelen deaktiver FPGAen ved å sette nce-pinnen høy. Etter endt overføring av konfigurasjonsdata fra PC til EPCS1 vil EPCS1 overføre dataene til FPGAen. Ved konfigurering leser FPGAen konfigurasjonsdata fra EPCS1 via et serielt grensesnitt og lagre disse dataene i SRAM-cellene sine. Etter endt konfigurering vil FPGAen initialisere I/O-pinnene og gå i brukermodus der den vil fungere etter implementert maskinvarebeskrivelse. Ved konfigurering med EPCS1 kalles konfigureringssystemet for AS (Aktiv Seriell). AS konfigurering betyr at FPGAen styrer konfigurasjonsgrensesnittet og tilfører EPCS1 klokken via DCLK-pinnen. FPGAen har en intern oscillator som genererer DCLK, som er typisk 17 MHz. FPGAen aktiviserer EPCS1 ved å sette ncso lav og konfigurasjonsdata kan overføres. Med pinnene MSEL0 og MSEL1 setter man hvilken konfigurasjonsmetode man ønsker å bruke. Ved AS-konfigurering skal pinnene MSEL0 og MSEL1 være koblet til jord. Side 22 av 92 Prosjektgruppe 59

23 Kretskort Figur 6-1 Aktiv seriell konfigurasjon (Altera, 2003, s14-5) EPCS1 har ett 4-pinners grensesnitt, DCLK, DATA, ASDI og ncs. Disse pinnene er koblet til FPGA sine respektive pinner. Tabell 6-1 og 6-2 viser pinnebeskrivelsen for kretskoblingen i figur 6-1. Prosjektgruppe 59 Side 23 av 92

24 Kretskort Tabell 6-1 Oversikt over pinnene til FPGA Pinne Funksjon nconfig Lav Setter nstatus og CONF_DONE lav. Alle I/O-pinnene er satt til høy impedans (tri-stated). Høy FPGA klar for konfigurering nstatus FPGA er opptatt I konfigurasjonsmodus CONF_DONE FPGA er ikke blitt konfigurert FPGA er ferdig konfigurert ncso Aktiviserer EPCS1 Deaktiviserer EPCS1 DCLK ASDO DATA0 INIT_DONE User I/O Serial clock, FPGA styrer konfigurasjonsklokken, intern oscillator (typisk 17 MHz) Serial data output, kontrollsignal fra FPGA til EPCS1 for å lese ut konfigurasjonsdata Tar imot konfigurasjonsdata fra DATA på EPCS1 Ved lav til høy transisjon kommer FPGA i brukermodus I brukermodus når INIT_DONE er satt høy nce FPGA kan ta imot konfigurasjonsdata fra EPCS1 ByteBlaster II deaktiverer FPGA Tabell 6-2 Oversikt over pinnene til EPCS1 Pinne Beskrivelse Funksjon DATA Seriell data output Sender konfigurasjonsdata til FPGA DCLK Seriell clock input Tar imot systemklokken fra FPGAen ncs Chip Select Aktiviserer EPCS1, aktiv lav ASDI AS data input Mottar kontrollsignal fra FPGAen Timingdiagrammet i figur 6-2 gir en oversikt over tidsforløpet til de forskjellige pinnene ved AS-konfigurering av FPGAen. Side 24 av 92 Prosjektgruppe 59

25 Kretskort Figur 6-2 Timingdiagram for AS konfigurering av FPGA (Altera, 2003, s 14-26) JTAG-basert konfigurering Det er valgt å kombinere AS konfigurering med JTAG-basert (Joint Test Action Group) konfigurering. Ved bruk av JTAG-basert konfigurasjon går konfigurasjonsdataene via en ByteBlaster MV kabel, se figur 6-3. Dette gjør at en har mulighet til å laste ned konfigurasjonsdata direkte til FPGAen uten å lagre det på EPCS1 først, noe som gjør det enklere å teste FPGAen. Figur 6-3 JTAG-basert konfigurering (Altera, 2003, s 13-30) Funksjonene til de respektive pinnene er forklart tabell 6-3. Prosjektgruppe 59 Side 25 av 92

26 Kretskort Tabell 6-3 Pinnebeskrivelse av JTAG-basert konfigurasjon Pinne Beskrivelse Funksjon TCK Test clock input Generert klokketakt for inn- og utklokking av data TDO Test data output Seriell datautgang for instruksjoner fra FPGAen til ByteBlaster MV. Dataene klokkes ut på TCKs fallende flanke. Pinnen har høy impedans(tristated) når data ikke klokkes ut. TMS Test mode select Kontrollsignal for konfigureringsmodus TDI Test data input Seriell datainngang for instruksjoner fra ByteBlaster MV til FPGAen. Data klokkes inn på TCKs stigende flanke. VIO Strømtilførsel, 3,3V VCC Strømtilførsel, 3,3V User I/Opins Høy impedans (tri-stated) imens JTAG- konfigurasjonen pågår JTAG-basert i kombinasjon med AS konfigurering Som nevnt tidligere er det benyttet JTAG-basert i kombinasjon med AS konfigurering. Dette illustreres i figur 6-4, og pinnebeskrivelsene er de samme som beskrevet i tabellene 6-1, 6-2 og 6-3. Hvis man prøver å konfigurere FPGAen med begge metodene samtidig, så vil JTAG-basert konfigurering overta og EPCS1 vil bli deaktivert. Side 26 av 92 Prosjektgruppe 59

27 Kretskort Figur 6-4 Kombinasjon av aktiv seriell konfigurasjon og JTAG-basert konfigurasjon (Altera, 2003, s 13-44) Hvis man ønsker å bare benytte JTAG-konfigurering, og ikke en kombinasjon av JTAG-basert og AS konfigurering, må det tas forbehold om ubenyttede pinner. Ifølge Alteras datablad skal ikke disse ubenyttede pinnene ligge å flyte, men være tilkoblet enten til jord eller Vcc. Tabell 6-4 gir en oversikt over disse pinnene og hva de skal kobles til. Tabell 6-4 Pinne nconfig MSEL0 MSEL1 DATA0 DCLK Pinnekonfigurasjon for JTAG-konfigurering Funksjon Settes høy ved tilkobling av VCC Kobles til jord, dvs. settes lav Kobles til jord, dvs. settes lav Kobles enten til jord eller VCC, alt etter hva som er mest beleilig Kobles enten til jord eller VCC, alt etter hva som er mest beleilig Siden det er valgt en kombinasjon av JTAG-basert og AS-konfigurering så vil disse pinnene være tilkoblet i henhold til AS-konfigurering, som vist på figur 6-4. For mer informasjon om ren JTAG-basert konfigurering henvises det til Alteras datablad. Prosjektgruppe 59 Side 27 av 92

28 Kretskort Strømforsyning FPGAen får tilført 3 spenninger på 1,5 V, 1,5 V og 3,3 V. Det er to 1,5 V da det anbefales fra Altera at Vcc_PLL1 spenningen har egen regulator. Spenningene genereres fra 3 spenningsregulatorer med felles kilde på 5 V. Det er ikke noe krav til rekkefølgen de 3 spenningene spenningssettes. Det er heller ikke noe krav om at I/O-pinnene skal være signalfri ved oppstart Tilkobling Spenningsregulatorene har fått tilført 5 V i henhold til de aktuelle databladene. Kilden er en innkjøpt batterieliminator med stabilisert utspenning. Bryteren B1 har som hensikt å skru av og på kretsen. Dioden D1 er for å beskytte kortet mot feilkobling av pluss og minus, og F1 er en sikring for å beskytte mot kortslutning. Se figur 6-5. Figur 6-5 Tilkobling av 5 V Vcc_Internal Denne spenningen er valgt til 1,5 V i henhold til databladet for Altera Cyclone (Altera, 2003) Vcc_I/O Denne spenningen er valgt til 3,3 V i henhold til tabell for LVTTLspesifikasjoner (Low Voltage Transistor - Transistor Logic) i databladet for Altera Cyclone (Altera, 2003) Vcc_PLL1 Spenningen må være 1,5 V i følge databladet for Altera Cyclone (Altera, 2003). Side 28 av 92 Prosjektgruppe 59

29 Kretskort Spenningsregulatorer Figur 6-6 Kobling av spenningsregulator Spenningstilførselen (VCC_5V) kommer inn på tre spenningsregulatorer som vist i vedlegg A. Prinsippet for koblingen er vist på figur 6-6. I prosjektoppgaven benyttes det spenningsregulatorer av typen LT for 1,5 V, og av typen CS5203A-3T3 for 3,3 V. For disse regulatorene skal pinne 2 og 3 på jumperen J kobles sammen. Velger man en annen spenningsregulator som ikke gir ut 1,5 V eller 3,3 V, kan man justere spenningen ut fra spenningsregulatoren sammen med motstandene (R1 og R2). En må da montere motstandene og koble sammen pinne 1 og 2 på jumper J. Motstandsverdiene beregnes ut i fra databladenes formler Krystalloscillator Det er benyttet en overflatemontert 100 MHz krystalloscillator som opererer på 3,3 V. Denne er laget av C-MAC og har typebetegnelse CFPS-73B BU. Prosjektgruppe 59 Side 29 av 92

30 Kretskort Figur 6-7 Krystalloscillatorkretsen Figur 6-7 viser hvordan krystalloscillatoren er koblet på kretskortet. Bryter B2 kobler krystalloscillatoren inn eller ut. Krystalloscillatoren er aktivisert når bryteren er åpen. 6.2 Brukergrensesnitt For å kunne betjene Bitsynkronisatoren er det bygd opp et enkelt brukergrensesnitt. Dette er bygd opp av maskinvarebeskrivelse i FPGAen som styres av trykknapper og indikeres med respektive LED. Med disse velges linjekode, bitrate, eventuell testmodus med 4 testord, aktivisering av innkommende data. Brukergrensesnittet kan endres ved å skrive om maskinvarebeskrivelsen og/eller utvikle et ekstrakort til montasje på konnektor J Skjemategning Etter ønske fra FFI er skjemategning og utlegg utført i programmene Orcad Capture og Orcad Layout fra produsenten Cadence. Skjemategningen realiseres med hensyn på spesifikasjonene til FPGAen. Det er viktig at en velger riktig FPGA, leser databladet grundig og velger ønsket I/O standard på et tidlig tidspunkt. Altera Cyclone støtter 12 forskjellige I/O standarder og ut fra disse er det valgt å bruke 3,3 V LVTTL (Low Voltage Transistor - Transistor Logic). Skjemategningen kan med fordel realiseres parallelt med konstruksjon av maskinvarebeskrivelsen (logikken). Side 30 av 92 Prosjektgruppe 59

31 Kretskort 6.4 Utlegg Som eksempel kan det nevnes at Quartus II genererer feilmelding dersom en skulle plassere to I/O signal for nær hverandre. For å få et utlegg som var enkelt å utforme fra skjemategningen, startet det hele med at kretskortet ble skissert først. FPGAen ble plassert ut først, mens resten ble bygd opp rundt denne. Ut fra databladet finner en oversikt over pinner som skal tilføres spenning og jord. Med denne fremgangsmåten er det unngått et utlegg med unødvendige viahull og kryssende baner som ville ha gitt et mindre oversiktlig sluttresultat. Skjemategningen er utført med riktig linking til bibliotek, komponentnavn- og verdi slik at den ble importert direkte inn Orcad Layout uten mellomarbeid. Skjemategningen ligger vedlagt i vedlegg A, og komponentlisten ligger i vedlegg B. Mønsterkortet har en størrelse på cm. Dette er et tolagskort med hovedvekt av komponentene på topp. På bunn finner en kun avkoblingskondensatorer for spenningspinner til FPGAen. Utførelsen av kortet er gjort etter samråd med FFI og mønsterkortprodusenten Elprint sine spesifikasjoner. Tabell 6-5 Design regler for mønsterkort Billigst mm Billigst Mil Minimum mm Minimum Mil Banebredde 0,15 6 0,10 4 Isolasjonsavstand 0,15 6 0,10 4 Annullaring 0, ,30 12 Loddestoppring 0,20 8 0,15 6 Via pad-diameter 1, ,55 22 Hull-diameter 0, , Delkonklusjon Under utviklingen av kretskortet har gruppen kunne trekke følgende slutninger. Kretskortet ble ikke 100 % ferdig produsert før prosjektets slutt pga. misforståelse mellom partene og sen leveringstid på to komponenter. Forholdsvis tidlig i prosjektet oppdaget gruppen frekvensbegrensninger i den innebygde PLLen. Dette gjorde at konstruksjonen av Bitsynkronisatoren ikke kunne la seg realiseres innenfor prosjektoppgavens spesifikasjoner. Gruppen jobbet med flere mulige løsninger på denne utfordringen. En mulig løsning var Prosjektgruppe 59 Side 31 av 92

32 Kretskort å bytte ut FPGAen med en annen Altera-serie. Valget falt da på Stratix II - serien, som har et frekvensområdet som passer bedre til prosjektoppgaven enn Cyclone -serien. Selv om frekvensområdet går lavere for denne familien (1,5 MHz) vil det likevel ikke dekke området fastsatt i prosjektoppgaven. En annen løsning var å finne en FPGA fra en annen produsent med innbygget PLL. Det ble gjort undersøkelser uten at gruppen fant noen klar kandidat. Et annet moment var at gruppen allerede hadde gjort seg kjent med Alteras datablader og utviklingsprogramvare. Dette talte sterkt for å finne en løsning hos Altera. Det ble også undersøkt en tredje mulighet der en implementerte en ekstern PLL på kretskortet. Denne løsningen beveget seg ennå lengre unna prosjektoppgaven enn de forrige forslagene og var dermed uaktuell. Gruppens vurdering var at å velge en FPGA i Stratix II -serien vil en kunne oppfylle prosjektspesifikasjonene bedre enn Cyclone -serien. Problemet med den avgjørelsen var at Stratix II -serien ikke var leveringsklar før juni 2004, og dermed etter leveringsfristen for oppgaven. Ut ifra disse opplysningene valgte gruppen å fortsette arbeidet med Altera Cyclone. For å oppfylle spesifikasjonene bedre ble det valgt å implementere en ADPLL. Gruppen vil anbefale at det ved et eventuelt framtidig prosjekt benyttes en Altera Stratix II FPGA. Dette forutsetter at FFI velger å overføre data med høyere bitrater enn pr. dags dato (833 kbit/s). På kretskortet har vi i dag implementert en ekstern krystalloscillator. Denne oscillatoren benyttes i hovedsak til å klokke ADPLLen implementert i maskinvarebeskrivelsen. Oscillatoren gruppen har benyttet ble valgt på grunnlag av pris, tilgjengelighet og spenningsnivå. Vi har i etterkant sett at denne oscillatoren har forholdsvis stor frekvensvariasjon og bruken bør derfor utredes. Ved et framtidig prosjekt vil gruppen anbefale å kombinere en mer frekvensstabil oscillator med en FPGA med flere innebygde PLLer. Disse PLLene kan enkelt brukes som syntetisatorer for generering av ønsket frekvens til ADPLL. Altera Stratix II er her og et godt alternativ. I FPGAens datablad har Altera såkalte design rules der de kommer med en rekke anbefalinger til kretsutlegget. Vi har valgt å følge noen av disse, men på langt nær alle. Spesielt viktig er det å merke seg at spenningstilførselen til den innebygde PLLen krever ekstra omtanke. Side 32 av 92 Prosjektgruppe 59

33 Kretskort Brukergrensesnittet gruppen valgte til Bitsynkroniseren ble valgt på grunn av sin enkle oppbygning og virkemåte. Det har i ettertid vist seg at man med hell kunne ha valgt et litt mer avansert brukergrensesnitt. Ved å benytte et mikrokontrollerbasert brukergrensesnitt med et LCD (Liquid Crystal Display) vil en kunne styre Bitsynkronisatoren enklere. Både den innebygde PLLen og en eventuell ADPLL kan styres fra dette grensesnittet. I dagens løsning styres ADPLLen delvis (spesielt med tanke på senterfrekvens), mens den innebygde PLLen kun benytter ett oppsett generert i Quartus II. Det vil være en stor fordel i et framtidig prosjekt å skaffe seg oversikt om manipulering av parametre for oppsett av innebygd PLL, uten at dette skal gjøres fra Quartus II. Prosjektgruppe 59 Side 33 av 92

34 Maskinvare 7 Maskinvarebeskrivelse Alle figurblokkene som gruppen har laget i Quartus II finnes også i større versjoner i vedlegg D med samme nummerering som i dette kapitlet. Programmeringen av FPGAen har foregått i Alteras egenutviklede programvare Quartus II. Denne finnes i to utgaver, Standard- og Web Edition. Den største forskjellen er at Web Edition er gratis, men inneholder noen begrensninger. Begge versjonene er benyttet til utviklingen da begrensningen i Web Edition ikke hadde innvirkning på designet. I denne programvaren kan funksjonene beskrives på flere måter, enten ved hjelp av blokkbasert beskrivelse eller ved hjelp av de maskinvarebeskrivende språkene: Verilog HDL (Verilog Hardware Description Language), AHDL (Altera Hardware Description Language) eller VHDL (Very high speed integrated circuit Hardware Description Language). Siden ingen på gruppen har kjennskap til noen av disse maskinvarebeskrivende språkene, valgte gruppen å følge Alteras råd om bruke blokkbasert beskrivelse. Den blokkbaserte beskrivelsen egner seg godt til å dele maskinvarebeskrivelsen inn i større blokker for å forenkle oversikten og dette er benyttet. Bitsynkronisatorens funksjoner er delt opp i følgende blokker som vist i figur 7-1. Figur 7-1 Bitsynkronisator Side 34 av 92 Prosjektgruppe 59

35 Maskinvare 7.1 Dataselektor Dataselektorens oppgave er i hovedsak å behandle inngangssignalene slik at disse kan styre PLLene som brukes til gjenvinning av klokken. En annen viktig funksjon Dataselektoren har, er å bidra til betjening av Bitsynkronisatoren. Figur 7-2 Dataselektor Datasignalet fra I/O-porten Data_inngang i Bitsynkronisatoren sendes til en AND-port. Denne AND-porten har som funksjon å stoppe signalet hvis en vil benytte den innebygde Testgeneratoren. Når denne funksjonen benyttes er en ikke interessert i å blande klokkepulsen fra den eksterne pulsgeneratoren med den genererte linjekoden fra testgeneratoren. Den etterfølgende OR-porten kobler testlinjekoden og datasignalet sammen, men bare en er aktiv av gangen, slik at disse signalene får samme behandling i Bitsynkronisatoren. Signalet fra OR-porten blir sendt til PFDENA-kretsen gjennom I/O-porten Data_til_PFDENA. Dette er fordi linjekoden NRZ må sjekkes for etterfølgende 0 eller 1. Under denne testen blir datasignalet forsinket. Det forsinkede datasignalet fra PFDENA-kretsen blir sendt inn igjen i dataselektoren for videre behandling senere i kretsen. Data_enable signalet brukes til å åpne og stenge for behandling av dataene som sendes inn på datainngangen eller genereres i testgeneratoren. For at dette signalet skal holde, uten at en må holde trykkbryteren inne eller bruke en vippebryter, trigges en T-vippe. Utgangen på denne vippen styrer AND-porten som stenger for datasignalene. Utgangen sendes også ut på en I/O-port på FPGAen som er koplet til en diode på brukergrensesnittet. AND-porten U1-7 skal ved NRZ stenge for signalet som kommer direkte fra OR-porten U1-4. Dette gjøres for at en skal gjenvinne klokkeinformasjonen i den forsinkede versjonen i stedet for versjonen direkte fra datainngangen. Ved å bruke det forsinkede signalet vil en minske faseforskyvningen mellom klokkesignalet og datasignalet. Det forsinkede datasignalet blir koblet inn på kretsen gjennom I/O-porten Forsinket_NRZ_data. Ved valg av NRZ linjekode vil AND-porten U1-8 åpne for disse dataen slik at dataene blir behandlet i Edgedetektoren. Ved Bifase vil U1-8 stenge for disse dataene og AND-porten U1-7 åpner slik at dataene direkte fra datainngangen behandles. Prosjektgruppe 59 Side 35 av 92

36 Maskinvare Den forsinkede utgaven av NRZ signalet kommer inn i kretsen på I/O-porten Forsinket_NRZ_data. Signalet går først igjennom en AND-port som åpnes hvis NRZ er valgt som linjekode på brukergrensesnittet. Signalet kobles deretter til Edgedetektor gjennom en OR-port. I NRZ-modus vil det opprinnelige datasignalet bli stoppet i AND-porten U1-7. Dette fordi kretsen skal behandle det forsinkede NRZ-signalet. Ved behandling av Bifase-koden vil denne ANDporten være åpen og slippe signalene igjennom til Edgedetektoren Edgedetektor For å finne klokkeinformasjonen i datasignalene må en se på flankene i signalet. Det er disse flankene som etter hvert PLLene skal låse seg til. Ekstrahering av disse flankene foregår i Edgedetektoren. Figur 7-3 Edgedetektor I Edgedetektoren splittes datasignalet opp i to like signaler. Det ene signalet blir sendt gjennom 2 LCELL (LogicCell) for å bli forsinket noen få ns i forhold til det andre signalet. Deretter blir de sammenlignet i en XOR-port som genererer et signal der flankene er representert som smale pulser. Bredden på flankene vil være bestemt av lengden på tidsforsinkelsen. For å forstå hva som skjer i Edgedetektoren kan man benytte timingdiagram vist i figur 7-4. Figur 7-4 Timingdiagram for Edgedetektor Som en ser av timingdiagrammet får man detektert flanke på signalet ved å sammenligne disse signalene i en XOR-port. Utgangen på Edgedetektoren blir sendt til en av to I/O-porter. Hvilken av portene blir bestemt av Linjekodevalg-kretsene. Signalet blir splittet på grunn Side 36 av 92 Prosjektgruppe 59

37 Maskinvare av linjekodenes (NRZ og Bifase) forskjellige egenskaper. Som en kan se av figur 7-4 mangler NRZ klokkeinformasjon ved repeterende verdier av 0 eller 1 og krever derfor mer av de etterfølgende enhetene enn Bifase. NRZ-flankesignalet blir sendt videre til en krets som har som oppgave å justere dutycyclen til signalet. Grunnen til at dutycyclen må justeres er at når dette signalet skal behandles i PLLen må det i følge Alteras datablad ha en dutycycle på 40 til 60 %. FPGAen har en stor ulempe med at dens PLL ikke takler frekvenser lavere enn 15,625 MHz. Derfor kan den ikke brukes på bitrater lavere enn 15,625 Mbit/s. Flankene fra Bifase blir sendt til en ADPLL som er implementert i maskinvarebeskrivelsen. Linjekodevalg-kretsene er en del av brukergrensesnittet der brukeren setter opp ønsket linjekode. Fra trykkbryteren på brukergrensesnittet trigges en T-vippe der utgangen styrer to AND-porter som slipper igjennom flankesignalene, enten ut på den ene I/O porten eller den andre. T-vippen styrer også to LED på brukergrensesnittet for å indikere om det er NRZ eller Bifase som er valgt. 7.2 Testgenerator Testgeneratorens hovedoppgave er å produsere linjekode for testing av Bitsynkronisatorens funksjon. Datainngangen tilføres klokkesignal fra ekstern pulsgenerator, og valgene styres fra brukergrensesnittet. Figur 7-5 Testgeneratoren Prosjektgruppe 59 Side 37 av 92

38 Maskinvare Testvelger Testgeneratoren består av en testvelger som er koblet til en trykkbryter på brukergrensesnittet. Denne kretsen har som oppgave å velge hvilken av datageneratorene som skal gi signal til Bitsynkronisatoren. Oppbygningen av denne blokken kan en se i figur 7-6. Figur 7-6 Testvelger Utgangene fra Testvelgeren velger hvilken av Datageneratorene som skal sende sitt bitmønster til Bitsynkronisatoren. Den valgte utgangen sender signal til brukergrensesnittet for å tenne en LED. LEDen indikerer hvilket testord som har blitt valgt. Det er laget 4 datageneratorer hvor hver genererer et unikt bitmønster. De tre første datageneratorene gir ut 3 forskjellige bitmønster på 32 bit, mens den fjerde generatoren gir ut et 63 bit langt pseudo-random bitmønster detektor Testbryteren på brukergrensesnittet trigger en modulus-5-teller, der utgangene er koplet til en 3-5 dekoder. En modulus-5-teller teller 0,1,2,3,4,0,1 osv. Telleren er laget av en innebygd funksjon i Quartus II, der tellerfunksjonen blir beskrevet i det maskinvarebeskrivende språket AHDL, VHDL eller Verilog HDL. VHDL er benyttet i designet. Vi designet 3-5 dekoderen selv for å slippe å sitte med en blokk med flere ubrukte funksjoner. Skjematisk ser 3-5 dekoder som vist i figur 7-7. Side 38 av 92 Prosjektgruppe 59

39 Maskinvare Figur dekoder Som en kan se av figur 7-7 blir en av utgangen Q0-Q4 valgt ved å legge denne ønskede utgangen høy, mens de andre utgangene er lav Datagenerator Som vist i figur 7-5 kommer klokken fra pulsgeneratoren inn på I/O-porten Test_klokke. Det er valgt faste bitmønster som klokkes igjennom shiftregisteret med en tilbakekopling. Denne tilbakekobling gjør at bitmønsteret blir klokket inn igjen i registeret bit for bit. Resultatet blir et roterende bitmønster i shiftregisteret. Prosjektgruppe 59 Side 39 av 92

40 Maskinvare Figur 7-8 Datagenerator De tre bitmønstrene er forskjellig, mens oppbygningen av generatorene er like. Figur 7-8 viser oppbyggingen av Datagenerator. Bitmønsteret som kommer ut fra shiftregisteret er NRZ. Hvis dette er linjekoden en ønsker å teste, vil NRZ/Bifase-signalet åpne AND-porten og den slipper dette signalet ut av generatoren. For å lage Bifase sendes bitmønsteret fra shiftregistret til en XORport. Den andre inngangen til XOR-porten er rutet til Test_klokke. Bifase har en AND-port med samme funksjon som NRZ. Denne AND-porten åpner hvis NRZ/Bifase-signalet er lavt Pseudorandom datagenerator Som vist i figur 7-9 kommer klokken fra pulsgeneratoren inn på I/O-porten Test_klokke. Dette signalet trigger Random_generator som produserer bitmønsteret. Denne generatoren er basert på teorien bak et tilbakekoplet shiftregister. Ellers har datageneratoren oppbygning lik de tre andre. Side 40 av 92 Prosjektgruppe 59