Forprosjekt HØGSKOLEN I SØR-TRØNDELAG. Avdeling for teknologi Program for Elektro- og datateknikk 7004 TRONDHEIM

Transkript

1 HØGSKOLEN I SØR-TRØNDELAG Avdeling for teknologi Program for Elektro- og datateknikk 7004 TRONDHEIM Forprosjekt Oppgavens tittel: Fulldigital bitsynkroniser Project title: Full digital bitsynchroniser Gruppedeltakere: Arnt Erling Skavdal Lisa Maria Svendsen Tomas Vangen Svein Roger Thomassen Institutt/studieretning: Program for elektro- og datateknikk Oppdragsgiver: Forsvarets Forsknings Institutt (FFI) Dato: 20 januar 2004 Antall sider/bilag: 13/5 Veileder (navn/ /tlf.): Anthony Morgan anthony.morgan@iet.hist.no Prosjektnummer: 59 Kontaktperson hos oppdragsgiver (navn/tlf.): Terje Angeltveit Fritt tilgjengelig X Tilgjengelig etter avtale med oppdragsgiver Rapporten frigitt etter

2

3 Fulldigital bitsynkroniser Hovedprosjektgruppe 59 Innholdsfortegnelse 1. Innledning Bakgrunn Definisjoner Teknisk del Problemstilling Systembeskrivelse Prioriteringsliste Prosjektmål Effektmål Resultatmål Prosessmål Prosjektbeskrivelse Spesifikasjoner Problemområder Arbeidspakker Prosjektorganisering Prosjektdeltakere Utstyr og ressurser Prosjektleveranse Tids- og kostnadsplan Kvalitetssikring Vedlegg 5 Side 3 av 13

4 Hovedprosjektgruppe 59 Fulldigital bitsynkroniser 1. Innledning 1.1. Bakgrunn Forsvarets forskningsinstitutt (FFI) har til formål å drive forskning og utvikling for Forsvarets behov. FFI skal være rådgiver for Forsvarets politiske og militære ledelse i faglige spørsmål som er innen instituttets arbeidsområde. Fra Avdeling for elektronikk (FFIE) har vi gjennom HiST fått i oppgave å realisere en fulldigital bitsynkroniser med den nye Cycloneserien fra Altera. I 2001 fikk 2 studenter fra HiO i oppgave å realisere dette med Max7000-serien (CPLD) og ekstern DDS (Direct Digital Synthesizer). Forskjellen mellom prosjektene er at Cyclone er en FPGA og vi skal benytte PLL. Vi skal ta steget tilbake og benytte PLL fordi Cyclone kommer med innebygd. Vårt resultat skal takle datastrømmer fra 100 kbit/s til minst 20 Mbit/s med forskjellige linjekoder av NRZ og Manchester Definisjoner FPGA (Field Programmable Gate Array) Type logisk programmerbar chip med flere porter enn en CPLD. CPLD (Complex Programmable Logic Device) Type logisk programmerbar chip med færre porter enn en FPGA. DDS (Direct Digital Synthesizer) På grunnlag av en oppslagstabell settes digitale amplitudeverdier ut med en gitt klokkefrekvens. Ved en D/A vil man få ut ren analog sinus dersom Nyquist-teoremet er oppfylt. PLL (Phase Locked Loop) Tilbakekoblet metode for å hente ut klokke fra et signal i denne sammenhengen. VHDL (Very (High Speed Integrated Circuits) Hardware Description Language) Maskinvarebeskrivende språk. AHDL (Altera Hardware Description Language) Maskinvarebeskrivende språk for Alterakretser. JTAG (Joint Test Action Group) Gruppe som definerte en standard for boundary-scan test arkitektur som senere ble standarden IEEE JTAG Interface. Opprinnelig et test grensesnitt, men kan brukes til programmering av blant annet Alteras FPGA kretser. Standardisert ved IEEE PFD (Phase Frequency Detector) Sammenligner f REF og f FB. VCO (Voltage Controlled Oscillator) Spenningsstyrt oscillator som endres frekvens avhengig spenning. MMI (Man-Machine Interface) Grensesnitt mellom bitsynkronisatoren og brukeren. Side 4 av 13

5 Fulldigital bitsynkroniser Hovedprosjektgruppe Teknisk del Ved kommunikasjon uten egen klokkelinje har man behov for å hente ut taktinformasjon fra mottatt signal. Denne informasjonen er nødvendig for at signalet blir rekonstruert til de riktige tidspunktene. Mottatt signal kan være kodet med følgende linjekoder: Fig.1 Oversikt over linjekoder Linjekode er den måten man velger å representere et bit på ved transmisjon. NRZ-L (Non Return to Zero) representerer 1 med høyt nivå og lavt nivå for 0. Bifase-L representerer 1 ved fallende flanke midt i bitintervallet og stigende for 0. Det finnes flere forskjellige varianter av disse, se figur 1. Nivåene kan være av typene unipolar og bipolar. Forskjellen på disse er at bipolar har et positivt og et negativt nivå, mens unipolar har et positivt eller negativt nivå og et 0V nivå. I dette prosjektet skal det benyttes en PLL for å hente ut klokken fra mottatt signal. Alternativet er å benytte DDS, men dette er ikke et mulig valg for oss. Fig.2 Prinsippskjema innebygd Cyclone PLL Figuren ovenfor er hentet ut fra datablad til Cyclone. Denne viser prinsippet til den innebygde PLL-en. PFD sammenligner f REF og f FB, og genererer et opp- eller nedsignal dersom de er ulike. Dersom Charge Pump mottar oppsignal vil den drive en strøm gjennom Loop Filter. Side 5 av 13

6 Hovedprosjektgruppe 59 Fulldigital bitsynkroniser Ved nedsignal vil den trekke en strøm fra Loop Filter. Loop Filter konverterer dette til en spenning ut til VCO. VCO er en spenningsstyrt oscillator og forandrer derfor sin frekvens ved opp eller nedsignal Problemstilling FFI ønsker å få utviklet en fleksibel programmerbar fulldigital bitsynkroniser. En bitsynkroniser gjenvinner klokkesignalet i en seriell datastrøm. Denne datastrømmen kan være på 100 kbit/s til 20 Mbit/s, og være kodet med enten forskjellige varianter av NRZ eller Manchester. Oppgaven skal utføres i den nye kretsfamilien til Altera som har innebygde PLL er. Framdriften i prosjektet har betydning mtp hvor kompleks produktet blir. Vi har derfor laget en prioritetsliste for utviklingen av funksjonaliteten. Basert på tidligere prosjekt ved HiO så vet vi at tid er et problem, og vi har av den grunn valgt denne løsningen Systembeskrivelse Bitsynkroniseren skal hente klokkeinformasjon ut fra varierende bitrater og forskjellige typer linjekoder. Ved mottak må det da være klart hvilken linjekode som benyttes slik at riktig konfigurasjonssett blir valgt. Selve utvinningen av klokke informasjonen vil foregå i en kobling av logiske kretser implementert i FPGA-en. Denne logikken skal hente ut klokke informasjonen ved hjelp av flanke detektorer, samt produserer et signal som styrer PLL-en ved lange sekvenser av NRZ med etterfølgende 1 eller 0. Dette signalet kalles PFDENA, se figur 3. PFDENA stopper produksjonen av opp/ned signalet fra fasedetektoren i PLL-en. Når opp/ned signalet stoppes fortsetter PLL-en å svinge ved den frekvensen den hadde før sekvenser av NRZ med etterfølgende 1 eller 0. Dette gjør at det er lett å synkronisere kretsen etter denne sekvensen og klokkeinformasjonen går ikke tapt. Utgangen av PLL-en er da den gjenvunnede klokkeinformasjonen. For utvinning av klokkeinformasjonen skal vi bruke den innebygde PLL-en i FPGA-en. For at man finner riktig innfangningsområde for PLL er det viktig at man treffer på verdien til neddeleren. For klokking av kretsen og PLL-en brukes en ekstern oscillator. Side 6 av 13

7 Fulldigital bitsynkroniser Hovedprosjektgruppe 59 MMI Valg av linjekode Visuell visning av linjekode og bitrate Bitsynkroniser Signal inn 0,1 20 Mbit/s Logikk PLL Klokke signal ut PFDENA Strømforsyning Oscillator Fig.3 Blokkskjema over krets Prioriteringsliste I. I første omgang vil vi velge å programmere FPGA-en for den enkleste linjekoden (Manchester) og stille inn neddeleren i PLLen manuelt. Vi vil da teste hvilke bitrater den takler for å se om det er noen problemer vi må løse. II. For utvikling av funksjonaliteten til produktet tenker vi oss en prioriteringssinndelingen. Ettersom Cyclone har SRAM, vil det bety at vi må programmere den hver gang den skrus på. For å unngå dette har vi tenkt å mate den fra en Flash. I første omgang vil vi la Flash-brikken stå på et eksternt kort med en flatkabel mellom. Det vil være en mulighet å sette denne brikken sammen med resten til slutt. III. Det neste vi ønsker å skape er en intelligent PLL som leter seg fram til riktig innfangningsområde. På denne måten kan vi unngå å stille denne manuelt. Dersom dette realiseres vil vi lage en LED basert visuell visning av hvilket intervall den aktuelle bitraten ligger innenfor. IV. Dersom vi får til å benytte alle varianter av linjekodene vil vi lage et trykknappbasert velgesystem. Med en LED for hver linjekode kan man indikere hvilken type som er valgt. V. Dersom vi få løst de ovennevnte, er vi ferdig med selve bitsynkroniser-delen. Da kan vi gå over på digitalt filter, buffer og AGC. (prioritet i den nevnte rekkefølge) Side 7 av 13

8 Hovedprosjektgruppe 59 Fulldigital bitsynkroniser 2.2. Prosjektmål Dette prosjektet skal i hovedsak høste erfaring med bruken av innebygd PLL i Altera Cyclone Effektmål Bitsynkroniseren vil inngå i et nytt system i en Altera krets som også skal inneholde en PCMdekoder. Sammen med en bærbar PC vil dette gi en komplett bakkestasjon som forenkler feltoperasjoner ved overføring av data fra forskningsraketter og ubemannede fly til bakkestasjonen Resultatmål Produktet skal være målbart og gjenvinne klokkesignal for de forskjellige linjekoder av NRZ og Manchester for de ovennevnte datarater. Rapport skal være levert innen klokken den 13. mai. Gruppemedlemmene skal hver legge ca 450 arbeidstimer i prosjektet. Økonomisk ressursbruk er ikke avklart, men FFI dekker kostnader ved prosjektet Prosessmål I løpet av prosjekt vil deltakerne få en betydelig kompetanse innen programmering av FPGA kretser med programmet Quartus II. Deltakerne vil også få erfaringer inne utvikling av PLL kretser og gruppe/prosjektarbeid generelt. Hovedprosjektet skal være prikken over i-en på slutten av utdanningen og skal gjennomføres på best mulig måte Prosjektbeskrivelse De første to ukene benyttes til å skrive denne forprosjektrapporten. Den er nødvendig for å avgrense oppgaven og planlegge forløpet. I denne oppgaven skal vi konstruere et kretskort som skal programmeres og testes slik at resultatmål blir oppfylt Spesifikasjoner Bitsynkronisator skal realiseres med Altera Cyclone. Altera Cyclone FPGA-en skal programmers ved hjelp av programmet Quartus II. Den skal takle forskjellige varianter av NRZ og Bifase linjekoder, se figur 1. Den skal takle datarater fra 100 kbit/s til minst 20 Mbit/s. Side 8 av 13

9 Fulldigital bitsynkroniser Hovedprosjektgruppe Problemområder Det største problemet vi er stilt ovenfor er programmeringen av FPGA-en, da VHDL er helt ukjent for alle deltakere. Ved ruting internt i FPGA-en kan det oppstå betydelig tidsforsinkelse ved for lange signalveier. Det er viktig å ta hensyn til dette ved programmering av FPGA-en. Et annet problem av nesten like høy grad er reelt tidsforbruk i forhold planlagt tidsforbruk. Høyfrekvent interferens som hindrer oss i å oppnå høye bitrater. Det kan være vanskelig å programmere FPGA-en for enkelte linjekoder. (problemet med lite taktinformasjon) Ventetid ved uforutsett komponentbestilling. Side 9 av 13

10 Hovedprosjektgruppe 59 Fulldigital bitsynkroniser 3. Arbeidspakker Forprosjekt. Det er viktig å avgrense og definere oppgaven i forprosjektet. Dette kommer av at man skal ha et målbart resultat og ønsker å begrense antallet uforutsette problemer/overraskelser underveis. Vi har valgt å dele forprosjektet inn i følgende deler: Problemutredning, målbeskrivelse, prosjektbeskrivelse, prosjektorganisering og skriving av forprosjektrapporten. Forarbeid. Siden Quartus II og FPGA er nytt for alle deltakerne i prosjektet, må det derfor brukes tid på å sette seg inn i mulighetene i komponenten og programmeringsspråket. Flytskjema. For å få et bra utgangspunkt for realisering av programmet er det nødvendig med et godt flytskjema. Utvikling av software. Programmeringen av kretsen. De logiske funksjonene programmeres, simuleres og testes. PLL-en kan ikke testes på evalueringskortene vi har, slik at denne funksjonen må simuleres i Quartus II. Programmet overføres til FPGA brikken ved hjelp av JTAG grensesnittet. Utvikling av kretskort. Konstruksjon av elektrisk skjema for bitsynkroniseren. Kretsen trenger ekstern oscillator, og denne skal konstrueres av oss. Kretskortutlegg. Selve kretskortutlegget må designes og kortet må produseres. Produksjon av kortet skjer ved skolens kretskortlab. Dette kortet kommer til å bli brukt som en prototype. Implementering av hardware og software. Komponentene loddes på kretskortet og programmet overføres til brikken. Testing av prototypen. Bitsynkroniseren må grundig testes for å sjekke om den oppfyller spesifikasjonene. Lage ferdig kretskort. Når prototypen har oppfylt spesifikasjonene kan det ferdige produktet fremstilles. I den ferdige løsningen vil vi prøve å implementere alt på et kort. Testing av ferdig produkt. Det ferdige produktet må testes for å sjekke at den oppfyller spesifikasjonene. Administrative oppgaver. Det skal leveres toukers rapporter, møteinnkalling, møtereferat og føres timeliste. Dette skal foregå hele prosjektperioden. Side 10 av 13

11 Fulldigital bitsynkroniser Hovedprosjektgruppe Prosjektorganisering Vi har valgt å tildele hverandre hvert sitt ansvarsområde som til sammen vil dekke alt nødvendig arbeid gjennom prosjektet. Vi vil da internt bli enige om videre tildeling av arbeid. Timeregistreringsskjemaet vil avsløre hva folk har jobbet med gjennom prosjektet Prosjektdeltakere Deltakere Ansvarsområde Kompetanse Tidligere prosjekter Tomas Vangen Programmeringsansvarlig Fagbrev datatekniker Teknisk fagskole Sambands/radar-tekniker Deltid driftstekniker 3 ET HiST IMAS-prosjektet Forsterkerprosjekt Svein Roger Thomassen Testansvarlig Fagbrev serviceelektroniker Teknikker i vakthold og sikringssystemer 3 ET HiST Vakthold og sikring Forsterkerprosjekt Hardwareansvarlig Generell studiekompetanse 3 ET HiST Forsterkerprosjekt Lisa Maria Svendsen Prosjekttleder Webansvarlig Generell studiekompetanse 3 ET HiST Forsterkerprosjekt Arnt Erling Skavdal Se forøvrig vedlegg A, B,C og D. Side 11 av 13

12 Hovedprosjektgruppe 59 Fulldigital bitsynkroniser 4.2. Utstyr og ressurser Grupperom med hver sin PC, med nødvendig programvare (MS Office Pro, MS Visio, Orcad, Quartus II). Utviklingsverktøy for Alterakretser. Verktøy for lodding og produksjon av kretskort. Nødvendig testutstyr Prosjektleveranse Toukersrapporter. Møteinnkalling. Møtereferat. Prototype kretskort Ferdig produkt. Presentasjon ved seminar. Prosjektrapport. Eksaminasjon Tids- og kostnadsplan Alle utgifter til prosjektet blir dekket av FFI. Det eneste vi forplikter oss til er å være forsiktig og bruke hodet for å unngå store ødeleggelser. Rapporten vår vil inneholde en økonomisk del. For tidsplanleggingen, se Gantt-diagram vedlegg E. Side 12 av 13

13 Fulldigital bitsynkroniser Hovedprosjektgruppe Kvalitetssikring Gruppen har mot skolens anbefaling, valgt en fast prosjektleder. Toukersrapporter skal leveres annen hver onsdag. Prosjektmøter vil bli avholdt etter gruppens eller veiledernes behov, men det kjøres minst et møte annenhver fredag klokken 10 for å holde kontakten oppe. Møtene avvikles fortrinnsvis som videomøte, men det ligger an til at oppdragsgiver og gruppen skal møtes ansikt til ansikt. Gruppen vil i forkant gå gjennom toukersrapport sammen med Tony klokken 9. Møteinnkalling sendes ut på onsdag etter at toukersrappport er levert. Det vil bli muntlig avtalt på forhånd på mandag at det blir prosjektmøte før innkalling sendes ut. Møtereferat sendes ut senest mandag etter møte. Vi har selv utviklet standardiserte skjemaer for møteinnkalling, møtereferat, toukersrapporter og tittelsider til rapporter. Sannsynligheten er stor for at vi blir tvunget til å feilsøke og feilrette en god del før vi får vårt produkt til å fungere. Slik problematikk vil bli tatt på sparket. Svein Roger er satt til testansvarlig for testing av det endelige produkt og for eventuell fortløpende problematikk. Han vil utvikle en skriftlig rutine for test av det endelige produktet i samråd med vår veileder og oppdragsgiver ved FFI, Terje Angeltveit. Flere dokumenter, slik som møtereferat, toukersrapporter, dagbok og Gantt er med på å gi en pekepinne på delresultat og fremdrift av prosjektet. Store avvik vil medføre redigering av fremdriftsplan. Side 13 av 13