Innhold 1 INNLEDNING 4 2 KRETSKORT 4 3 UTLEGG 9

Transkript

1

2

3 Innhold Innhold 1 INNLEDNING 4 2 KRETSKORT STRØMFORSYNING TILKOBLING SPENNINGSREGULATOREN OSCILLATOREN BRUKERGRENSESNITT BRYTERE LYSDIODENE VEILEDNING TILKOBLINGER STRØM TILKOBLINGER SMA TILKOBLING ØVRIGE TILKOBLINGER 8 3 UTLEGG 9 4 MASKINVAREBESKRIVELSE DATASELEKTOR EDGEDETEKTOR TESTGENERATOR TESTVELGER DATAGENERATOR PSEUDORANDOM DATAGENERATOR DUTYCYCLE-KOMPENSERING PFDENA INNEBYGD PLL ADPLL JITTER KLOKKEDISTRIBUSJON SAMMENDRAG MASKINVAREBESKRIVELSE. 28 Prosjektgruppe 59 Side 3 av 30

4 Kretskort 1 Innledning 2 Kretskort 2.1 Strømforsyning Denne brukerveiledningen er ment som kort veiledning for Bitsynkronisatoren. Denne er laget etter oppfordring fra FFI og inneholder utdrag, hvor noe er sakset direkte, fra hovedprosjektrapport Fulldigital bitsynkronisator (HiST, 2004). Versjon 1 av kretskortet er en prototyp. Alt bygger seg rundt en Altera Cyclone FPGA (Field Programable Gate Array) 144-pin TQFP (Thin Quad Flat Pack) EP1C3. Denne er valgt fordi det ikke er større behov for kapasitet av I/O-pinner (In/Out), RAM (Random Access Memory), LEer (Logic Element) og PLLer (Phase-Locked-Loop). 144-pin er valgt framfor 100-pin fordi 100- pin ikke har egen utgang fra PLL. For betjening av Bitsynkronisatoren er det bygd opp et enkelt brukergrensesnitt bestående av trykknapper og LED (Light Emitting Diode). For tilkobling og uttak av signal benyttes SMA-konnektorer (SubMiniature version A). Kretsskjema er i vedlegg I, og komponentbeskrivelse i vedlegg II. FPGAen får tilført 3 spenninger på 1,5 V, 1,5 V og 3,3 V Tilkobling Spenningsregulatorene har fått tilført 5 V i henhold til deres datablad. Bryteren B1 har som hensikt å skru av og på kretsen. Dioden D1 er for å beskytte kortet mot feilkobling av pluss og minus. F1 er en sikring for å beskytte mot for stort strømtrekk. Se figur 2-1. Dersom en ikke har tilgang på 5 V spenningstilførsel er det mulig å bruke høyere spenninger, men da må spenningsregulatorene tilpasses for å få ut 1,5V og 3,3V. Figur 2-1 Tilkobling av 5 V Side 4 av 30 Prosjektgruppe 59

5 Kretskort Vcc_Internal Denne spenningen er valgt til 1,5 V i henhold til databladet for Altera Cyclone (Altera, 2003) Vcc_I/O Denne spenningen er valgt til 3,3 V i henhold til tabell for LVTTLspesifikasjoner (Low Voltage Transistor - Transistor Logic) i databladet for Altera Cyclone (Altera, 2003) Vcc_PLL1 Spenningen må være 1,5 V i følge databladet for Altera Cyclone (Altera, 2003) Spenningsregulatoren Figur 2-2 Oversikt over en spenningsregulator Spenningstilførselen (VCC_5V) kommer inn på tre spenningsregulatorer som vist i vedlegg A. Prinsippet for koblingen er vist på figur 6-6. I prosjektoppgaven benyttes det spenningsregulatorer av typen LT for 1,5 V, og av typen CS5203A-3T3 for 3,3 V. For disse regulatorene skal pinne 2 og 3 på jumperen J kobles sammen. Velger man en annen spenningsregulator som ikke gir ut 1,5 V eller 3,3 V, kan man justere spenningen ut fra spenningsregulatoren sammen med motstandene (R1 og R2). En må da montere motstandene og koble sammen pinne 1 og 2 på jumper J. Motstandsverdiene beregnes ut i fra databladenes formler. Prosjektgruppe 59 Side 5 av 30

6 Kretskort 2.2 Oscillatoren Det er benyttet en overflatemontert 100 MHz krystalloscillator som virker på 3,3V. Denne er laget av C-MAC konsernet og har typebetegnelse CFPS-73B BU. Figur 2-3 Oscillatorkretsen Figur 2-3 viser hvordan oscillatoren er koblet på kretskortet. Bryter B2 kobler oscillatoren inn eller ut. Oscillatoren er aktivisert når bryteren er åpen. 2.3 Brukergrensesnitt For å kunne betjene Bitsynkronisatoren er det bygd opp et enkelt brukergrensesnitt. Dette er bygd opp av maskinvarebeskrivelse i FPGAen som styres av trykknapper og indikeres med respektive LED (Light Emitting Diode). Med disse velges linjekode, bitrate, eventuell testmodus med 4 testord, aktivisering av innkommende data. Brukergrensesnittet kan endres ved å skrive om maskinvarebeskrivelsen og/eller utvikle et ekstrakort til montasje på konnektor J10. Side 6 av 30 Prosjektgruppe 59

7 Kretskort Brytere Bryterne B1 og B2 er vanlige av/på brytere, mens B3-B6 er trykkbrytere. Tabell 2-1 viser en oversikt over funksjonene til disse bryterne. Tabell 2-1 Bryter B1 B2 B3 B4 B5 B6 Oversikt over brytere Funksjon Av/På bryter Aktivisere/deaktivisere oscillator. Åpen aktivisert oscillator. Bitratevelger for Bifase linjekode Denne aktiviserer Testgenerator i FPGAen og velger bitsekvens. Slår av/på datastrøm. Standard innstilling ved oppstart er av. Velger mellom linjekodene Lysdiodene Lysdiodene D2-D9 viser forskjellige tilstander som FPGAen er satt i. Når de lyser er de aktivisert. Tabell 2 gir en oversikt over hva lysdiodene beskriver. Tabell 2-2 LED D2 D3 D4 D5 D6 D7 D8 D9 Oversikt over LED Funksjon Testgeneratoren i FPGAen aktivisert. Bitsekvens 1 i Testgeneratoren kjøres. Bitsekvens 2 i Testgeneratoren kjøres. Bitsekvens 3 i Testgeneratoren kjøres. Bitsekvens 4 i Testgeneratoren kjøres. Viser om det er åpnet for data inn. NRZ linjekode er valgt. Bifase linjekode er valgt Veiledning Med trykkbryter B6 velges linjekoden. LED D8 indikerer at NRZ er valgt og LED D9 indikerer at Bifase er valgt. Trykkbryter B5 brukes til å slippe inn data. LED D7 lyser når data slippes inn. I stedet for å hente ut klokke fra de innkommende data er det laget en testfunksjon som genererer egne bitmønster. På SMA J7 bytter en ut data med klokke fra en pulsgenerator. Valg av linjekode til testord velges med trykkbryter B6. Med trykkbryteren B4 aktiviseres testfunksjonen og med å trykke på denne velges ønsket testord. Valgt testord indikeres med LEDene D3, D4, D5 og D6. LED D2 lyser når en er i test-mode. Prosjektgruppe 59 Side 7 av 30

8 Kretskort 2.4 Tilkoblinger Strøm tilkoblinger Tabell 2-3 Oversikt over jumpere Jumper Funksjon J1 Tilkobling for 5 V. Se kapittel 2.1. J2-J4 Jumper som er tenkt brukt dersom en må bruke andre spenningsregulatorer enn de som er nevnt i kapittel 2.1. Det er da mulighet til å koble til motstander SMA tilkobling Tabell 2-4 Oversikt over SMA tilkoblingene Jumper Funksjon J5 J6 J7 J8 PLL1_OUTp, klokke ut fra PLL (ikke i bruk). DATA_UT, datasignal ut i fase med KLOKKE_UT (J8). DATA_INN, datasignal inn. Denne inngangen brukes også når en kjører testgeneratoren. KLOKKE_UT_BIFASE / BACKUP. Denne SMA konnektoren blir brukt til å ta ut gjenvunnet klokkesignal Øvrige tilkoblinger Tabell 2-5 Oversikt over øvrige konnektorer Jumpere Funksjon J9 J10 J11 Byteblaster II tilkobling. Brukes for å laste inn data til konfigureringsenhet ( EPCS1 ). Testkonnektor. Er laget for at en kan enkelt måle I/O-signaler og som en plattform for eventuelt ekstrakort. Byteblaster MV tilkobling. Laster data direkte til SRAM i FPGA. Side 8 av 30 Prosjektgruppe 59

9 Utlegg 3 Utlegg Mønsterkortet har en størrelse på cm. Dette er et tolagskort med hovedvekt av komponentene på topp. På bunn finner en kun avkoblingskondensatorer for spenningspinner til FPGAen. Utførelsen av kortet er gjort etter samråd med FFI og mønsterkortprodusenten Elprint sine spesifikasjoner. Billigst mm Billigst Mil Minimum mm Minimum Mil Banebredde 0,15 6 0,10 4 Isolasjonsavstand 0,15 6 0,10 4 Annullaring 0, ,30 12 Loddestoppring 0,20 8 0,15 6 Via pad-diameter 1, ,55 22 Hull-diameter 0, ,25 10

10 4 Maskinvarebeskrivelse Alle figurblokkene som gruppen har laget i Quartus II finnes også i større versjoner i vedlegg D med samme nummerering som i dette kapitlet. Programmeringen av FPGAen har foregått i Alteras egenutviklede programvare Quartus II. Denne finnes i to utgaver, Standard- og Web Edition. Den største forskjellen er at Web Edition er gratis, men inneholder noen begrensninger. Begge versjonene er benyttet til utviklingen da begrensningen i Web Edition ikke hadde innvirkning på designet. I denne programvaren kan funksjonene beskrives på flere måter, enten ved hjelp av blokkbasert beskrivelse eller ved hjelp av de maskinvarebeskrivende språkene: Verilog HDL (Verilog Hardware Description Language), AHDL (Altera Hardware Description Language) eller VHDL (Very high speed integrated circuit Hardware Description Language). Siden ingen på gruppen har kjennskap til noen av disse maskinvarebeskrivende språkene, valgte gruppen å følge Alteras råd om bruke blokkbasert beskrivelse. Den blokkbaserte beskrivelsen egner seg godt til å dele maskinvarebeskrivelsen inn i større blokker for å forenkle oversikten og dette er benyttet. Bitsynkronisatorens funksjoner er delt opp i følgende blokker som vist i figur 4-1. Figur 4-1 Bitsynkronisator Side 10 av 30 Prosjektgruppe 59

11 4.1 Dataselektor Dataselektorens oppgave er i hovedsak å behandle inngangssignalene slik at disse kan styre PLLene som brukes til gjenvinning av klokken. En annen viktig funksjon Dataselektoren har, er å bidra til betjening av Bitsynkronisatoren. Figur 4-2 Dataselektor Datasignalet fra I/O-porten Data_inngang i Bitsynkronisatoren sendes til en AND-port. Denne AND-porten har som funksjon å stoppe signalet hvis en vil benytte den innebygde Testgeneratoren. Når denne funksjonen benyttes er en ikke interessert i å blande klokkepulsen fra den eksterne pulsgeneratoren med den genererte linjekoden fra testgeneratoren. Den etterfølgende OR-porten kobler testlinjekoden og datasignalet sammen, men bare en er aktiv av gangen, slik at disse signalene får samme behandling i Bitsynkronisatoren. Signalet fra OR-porten blir sendt til PFDENA-kretsen gjennom I/O-porten Data_til_PFDENA. Dette er fordi linjekoden NRZ må sjekkes for etterfølgende 0 eller 1. Under denne testen blir datasignalet forsinket. Det forsinkede datasignalet fra PFDENA-kretsen blir sendt inn igjen i dataselektoren for videre behandling senere i kretsen. Data_enable signalet brukes til å åpne og stenge for behandling av dataene som sendes inn på datainngangen eller genereres i testgeneratoren. For at dette signalet skal holde, uten at en må holde trykkbryteren inne eller bruke en vippebryter, trigges en T-vippe. Utgangen på denne vippen styrer AND-porten som stenger for datasignalene. Utgangen sendes også ut på en I/O-port på FPGAen som er koplet til en diode på brukergrensesnittet. AND-porten U1-7 skal ved NRZ stenge for signalet som kommer direkte fra OR-porten U1-4. Dette gjøres for at en skal gjenvinne klokkeinformasjonen i den forsinkede versjonen i stedet for versjonen direkte fra datainngangen. Ved å bruke det forsinkede signalet vil en minske faseforskyvningen mellom klokkesignalet og datasignalet. Det forsinkede datasignalet blir koblet inn på kretsen gjennom I/O-porten Forsinket_NRZ_data. Ved valg av NRZ linjekode vil AND-porten U1-8 åpne for disse dataen slik at dataene blir behandlet i Edgedetektoren. Ved Bifase vil U1-8 stenge for disse dataene og AND-porten U1-7 åpner slik at dataene direkte fra datainngangen behandles. Den forsinkede utgaven av NRZ signalet kommer inn i kretsen på I/O-porten Forsinket_NRZ_data. Signalet går først igjennom en AND-port som åpnes hvis Prosjektgruppe 59 Side 11 av 30

12 NRZ er valgt som linjekode på brukergrensesnittet. Signalet kobles deretter til Edgedetektor gjennom en OR-port. I NRZ-modus vil det opprinnelige datasignalet bli stoppet i AND-porten U1-7. Dette fordi kretsen skal behandle det forsinkede NRZ-signalet. Ved behandling av Bifase-koden vil denne ANDporten være åpen og slippe signalene igjennom til Edgedetektoren Edgedetektor For å finne klokkeinformasjonen i datasignalene må en se på flankene i signalet. Det er disse flankene som etter hvert PLLene skal låse seg til. Ekstrahering av disse flankene foregår i Edgedetektoren. Figur 4-3 Edgedetektor I Edgedetektoren splittes datasignalet opp i to like signaler. Det ene signalet blir sendt gjennom 2 LCELL (LogicCell) for å bli forsinket noen få ns i forhold til det andre signalet. Deretter blir de sammenlignet i en XOR-port som genererer et signal der flankene er representert som smale pulser. Bredden på flankene vil være bestemt av lengden på tidsforsinkelsen. For å forstå hva som skjer i Edgedetektoren kan man benytte timingdiagram vist i figur 4-4. Figur 4-4 Timingdiagram for Edgedetektor Som en ser av timingdiagrammet får man detektert flanke på signalet ved å sammenligne disse signalene i en XOR-port. Utgangen på Edgedetektoren blir sendt til en av to I/O-porter. Hvilken av portene blir bestemt av Linjekodevalg-kretsene. Signalet blir splittet på grunn av linjekodenes (NRZ og Bifase) forskjellige egenskaper. Som en kan se av figur 4-4 mangler NRZ klokkeinformasjon ved repeterende verdier av 0 eller 1 og krever derfor mer av de etterfølgende enhetene enn Bifase. Side 12 av 30 Prosjektgruppe 59

13 NRZ-flankesignalet blir sendt videre til en krets som har som oppgave å justere dutycyclen til signalet. Grunnen til at dutycyclen må justeres er at når dette signalet skal behandles i PLLen må det i følge Alteras datablad ha en dutycycle på 40 til 60 %. FPGAen har en stor ulempe med at dens PLL ikke takler frekvenser lavere enn 15,625 MHz. Derfor kan den ikke brukes på bitrater lavere enn 15,625 Mbit/s. Flankene fra Bifase blir sendt til en ADPLL som er implementert i maskinvarebeskrivelsen. Linjekodevalg-kretsene er en del av brukergrensesnittet der brukeren setter opp ønsket linjekode. Fra trykkbryteren på brukergrensesnittet trigges en T-vippe der utgangen styrer to AND-porter som slipper igjennom flankesignalene, enten ut på den ene I/O porten eller den andre. T-vippen styrer også to LED på brukergrensesnittet for å indikere om det er NRZ eller Bifase som er valgt. 4.2 Testgenerator Testgeneratorens hovedoppgave er å produsere linjekode for testing av Bitsynkronisatorens funksjon. Datainngangen tilføres klokkesignal fra ekstern pulsgenerator, og valgene styres fra brukergrensesnittet. Figur 4-5 Testgeneratoren Testvelger Testgeneratoren består av en testvelger som er koblet til en trykkbryter på brukergrensesnittet. Denne kretsen har som oppgave å velge hvilken av datageneratorene som skal gi signal til Bitsynkronisatoren. Oppbygningen av denne blokken kan en se i figur 4-6. Prosjektgruppe 59 Side 13 av 30

14 Figur 4-6 Testvelger Utgangene fra Testvelgeren velger hvilken av Datageneratorene som skal sende sitt bitmønster til Bitsynkronisatoren. Den valgte utgangen sender signal til brukergrensesnittet for å tenne en LED. LEDen indikerer hvilket testord som har blitt valgt. Det er laget 4 datageneratorer hvor hver genererer et unikt bitmønster. De tre første datageneratorene gir ut 3 forskjellige bitmønster på 32 bit, mens den fjerde generatoren gir ut et 63 bit langt pseudo-random bitmønster detektor Testbryteren på brukergrensesnittet trigger en modulus-5-teller, der utgangene er koplet til en 3-5 dekoder. En modulus-5-teller teller 0,1,2,3,4,0,1 osv. Telleren er laget av en innebygd funksjon i Quartus II, der tellerfunksjonen blir beskrevet i det maskinvarebeskrivende språket AHDL, VHDL eller Verilog HDL. VHDL er benyttet i designet. Vi designet 3-5 dekoderen selv for å slippe å sitte med en blokk med flere ubrukte funksjoner. Skjematisk ser 3-5 dekoder som vist i figur 4-7. Figur dekoder Som en kan se av figur 4-7 blir en av utgangen Q0-Q4 valgt ved å legge denne ønskede utgangen høy, mens de andre utgangene er lav. Side 14 av 30 Prosjektgruppe 59

15 4.2.2 Datagenerator Som vist i figur 4-5 kommer klokken fra pulsgeneratoren inn på I/O-porten Test_klokke. Det er valgt faste bitmønster som klokkes igjennom shiftregisteret med en tilbakekopling. Denne tilbakekobling gjør at bitmønsteret blir klokket inn igjen i registeret bit for bit. Resultatet blir et roterende bitmønster i shiftregisteret. Figur 4-8 Datagenerator De tre bitmønstrene er forskjellig, mens oppbygningen av generatorene er like. Figur 4-8 viser oppbyggingen av Datagenerator. Bitmønsteret som kommer ut fra shiftregisteret er NRZ. Hvis dette er linjekoden en ønsker å teste, vil NRZ/Bifase-signalet åpne AND-porten og den slipper dette signalet ut av generatoren. For å lage Bifase sendes bitmønsteret fra shiftregistret til en XORport. Den andre inngangen til XOR-porten er rutet til Test_klokke. Bifase har en AND-port med samme funksjon som NRZ. Denne AND-porten åpner hvis NRZ/Bifase-signalet er lavt Pseudorandom datagenerator Som vist i figur 4-9 kommer klokken fra pulsgeneratoren inn på I/O-porten Test_klokke. Dette signalet trigger Random_generator som produserer Prosjektgruppe 59 Side 15 av 30

16 bitmønsteret. Denne generatoren er basert på teorien bak et tilbakekoplet shiftregister. Ellers har datageneratoren oppbygning lik de tre andre. Figur 4-9 Pseudorandom datagenerator Figur 4-10 viser det tilbakekoblede shiftregisteret (Random generator). Ønsket tilbakekoplingen slås opp i en tabell. Innholdet i shiftregisteret med 6 bit vil bare gjenta seg ved hver 63 klokkesyklus (Maxim, 2002). AND-portens oppgave er å hjelpe shiftregisteret ut av en tilstand der alle bitene er 0. Figur 4-10 Random generator 4.3 DutyCycle-kompensering Når NRZ skal behandles i den innebygde PLLen må det ha en dutycycle på 40 til 60 %. Signalet som kommer fra Edgedetektor består av pulser der plasseringen av pulsene kommer av flankene til NRZ-signalet. For at den innebygde PLLen skal kunne gjenskape klokken i dette signalet, må det gjøres noe med dutycycle. Figur 4-11 Mulig løsning for DutyCycle-kompensering Side 16 av 30 Prosjektgruppe 59

17 En måte å gjøre dette på er å sende flankesignalet inn på en T-vippe som skifter utgangsnivå hver gang det kommer en flankepuls. Dette skaper en 50 % dutycycle, men halverer bitraten til signalet. For at denne behandlingen skulle virke måtte inngangssignalet hatt en bitrate på 31,25 Mbit/s. Denne løsningen er uaktuell siden denne bitrate ligger utenfor spesifikasjonene til oppgaven. Løsningen som er benyttet er en flanke trigget JK-vippe. Se figur4-12. Figur PFDENA Vår løsning for DutyCycle-kompensering Når kretsen blir spenningssatt kan en tenke seg at begge D-vippene har utgangen lav. Dette gjør at når første flankepuls kommer på NRZ_flankeinngangen vil denne inverteres gjennom NAND-porten. Denne inverterte pulsen vil sette D-vippen U7-3 slik at utgangen Q blir høy. Når denne utgangen blir høy vil den styre NAND-port U7-4 som slipper pulsen gjennom. Denne pulsen blir dermed invertert nok en gang. Når pulsen går lav vil D-vippen U7-7 bli satt, og dens utgangen blir invertert. Dette stenger NAND-porten U7-4 slik at den ikke slipper gjennom flere flankepulser. Utgangen på denne D-vippen er også koblet til kretsens utgangspinne. Den gjenvunne klokken fra PLLen blir sendt til DutyCycle-Kompensering via I/O-pinnen Gjenvunnet_klokke, og er faseforskyvd 180. Det høye nivået som er på utgangen vil åpne NAND-porten U7-2. Når den positive perioden av den gjenvunne klokken kommer vil dette resette D-vippen U7-3. Ved resetting av D-vippen vil den åpne NAND-porten U7-6 slik at klokkesignalet kommer gjennom. Når klokkesignalet går lavt vil D-vippe U7-7 resettes. Når D-vippen går lavt igjen vil den sperre NAND-porten U7-2. Dette medfører at ikke flere klokkesykluser slippes igjennom før vippen er satt igjen. Det lave nivået på utgangen av D-vippe U7-7 vil åpne NAND-port U7-1 slik at nye flankepulser kan sette DutyCycle-Kompensering-kretsen. Utgangen til DutyCycle-Kompensering-kretsen blir koblet videre til den innebygde PPLen. På grunn av begrensninger i PLLen som gjør at den bare kan hente sitt inngangssignal fra en såkalt Non-inverted I/O-pin, må signalet sendes ut på I/O-pinnen NRZ_50/50 på FPGAen. For at signalet skal kunne behandles i PLLen må en koble denne I/O-pinne sammen med I/O-pinnen inckl0 som er koblet direkte til inngangen på PLLen. Dette gjøres med jumper på konnektor J10. Når linjekoden NRZ benyttes, vil PLLen miste synkroniseringen til inngangssignalet ved sekvenser med etterfølgende 1 eller 0. Dette oppstår fordi det ikke finnes tilstrekkelig klokkeinformasjon, i form av manglende Prosjektgruppe 59 Side 17 av 30

18 flanker i signalet. Manglende flanker fører til at Bitsynkronisatoren får problemer med å gjenvinne klokken. Figur 4-13 Manglende flanker Den innebygde PLLen har en funksjon der man kan låse utgangen fra PFD (Phase Frequency Detector). Utgangsverdien fra PFD vil holde den verdien den hadde før låsing av utgangen. Signalet som styrer denne funksjon heter pfdena, og kan kreeres i MegaWizard funksjonen for PLL i Quartus II. Altera garanterer at utgangen av PLLen ikke skal variere mer enn ± 5 % over en periode på 25 µs, når denne funksjonen er slått på. Denne frekvensvariasjonen vil en betegne som veldig liten. Gruppen ser ikke på dette som noe problem. (Altera, 2003). PFDENA-kretsen har som hensikt å styre pfdena-signalet ved sekvenser med etterfølgende 0 eller 1. Figur 4-14 PFDENA-krets Det første som skjer i PFDENA-kretsen er at datasignalet blir klokket inn på D-vippen U5-2 ved hjelp av stigende flanke fra Gjennvunnet_klokke. Den fallende flanken på klokkesignalet Gjenvunnet_klokke låser så verdien inn på den neste D-vippen (U5-4). Det neste som skjer er at det etterfølgende bit blir så lastet inn i D-vippen U5-2 ved hjelp av neste stigende flanke på klokkesignalet. XNOR-porten vil nå sammenligne disse to verdiene med hverandre, og er de to bitene like vil XNOR-porten gi 1, hvis de er forskjellige gir den ut 0. Verdien fra denne testen blir klokket inn på Side 18 av 30 Prosjektgruppe 59

19 D-vippen U5-8 for å synkronisere utgangen fra XNOR-porten med klokketakten. Inverteren omformer signalet slik at det kan sendes til PLLen. For at dataene skal bli synkronisert med pfdena-signalet må disse forsinkes med en klokkesyklus. Dette gjøres i D-vippen U5-5. Ved behandling av Bifase vil en ikke forsinke dataene i PFDENA-kretsen. Derfor blir datasignalet koblet til AND-porten U5-1. Denne AND-porten åpner hvis linjekoden Bifase er blitt valgt. Komplett timingdiagram for PFDENA-kretsen kan sees i figur Figur 4-15 Timingdiagram for PFDENA krets Som man ser av timing diagrammet er kretsen konstruert slik at den får med flest mulig av flankene. 4.5 Innebygd PLL FPGAen har en innebygd PLL. Planen var opprinnelig å bruke denne PLLen til å gjenvinne klokken for alle linjekodene. Men på grunn av begrensninger i denne PLLen vil den kun benyttes for NRZ med bitrater større enn 15,625 Mbit/s. Figur 4-16 viser en blokkskjematisk oversikt over den innebygde PLLen. Prosjektgruppe 59 Side 19 av 30

20 Figur 4-16 Blokkskjematisk over innebygde PLLen (Altera, 2003, s 6-3) Inngangssignalet blir koblet til CLK(n)-inngangen, og blir eventuelt delt ned av n-telleren(:n). Denne telleren i kombinasjon med telleren m (:m) i tilbakekoblingen brukes hvis en skal ha et annet forhold imellom inn- og utgangsfrekvensen enn 1:1. I PFDen blir fasen på inngangssignalet sammenlignet med utgangssignalet fra VCOen. Utgangen fra PFD er et UP/DOWN -signal som forteller VCO om den skal øke eller minske frekvensen for at disse signalene skal komme i fase. Utgangen fra PFDen er koblet til Charge Pump og Loop Filter. Hensikten med disse blokkene er å gjøre UP/DOWN -signalet om til en spenning som direkte styrer VCOen. Når utgangen fra PFD gir ut et DOWN -signal vil Charge Pump trekke strøm ut av Loop Filter, og når PFD gir ut et UP -signal vil strøm bli matet til Loop Filter. Loop Filter konverterer disse strømsignalene til en spenning som styrer VCOen. Utgangen til VCOen kan sendes til tre utganger. To utganger som en kan bruke internt i FPGA-designet, og en utgang som er direkte koblet til en forhåndsdefinert I/O-pinne. På hver av disse utgangene kan en styre faseforskyvning, duty-cycle og frekvens. I tillegg til disse blokkene er det også en del styresignaler. Ved hjelp av Quartus II sin MegaWizard kan en lage PLL-blokken som innehar alle muligheter. Se figur Figur 4-17 PLL blokk Inngangssignalet kobler man til inclk0-inngangen. pllena er et aktivt høyt kombinert enable - og reset -signal for PLLen. Når signalet går lavt, går utgangene av PLLen lavt og sløyfen mister lås. Når Side 20 av 30 Prosjektgruppe 59

21 4.6 ADPLL signalet går høyt igjen vil låseprosessen begynne og utgangen av PLLen vil synkronisere seg med inngangssignalet. areset er et aktivt høyt signal som nullstiller alle PLL-tellerne til sin initialverdi. Når signalet går høyt vil PLLen nullstille tellerne og utgangene og mister lås. Når signalet går lavt vil låseprosessen begynne og utgangen av PLLen vil synkronisere seg med inngangssignalet. pfdena er et aktivt høyt signal som aktiverer eller deaktivere UP/DOWN - signalet fra PFD. Når signalet går lavt vil PFD bli deaktivert og VCOen vil fortsette å svinge med den frekvensen den hadde før signalet gikk lavt. Det kan oppstå litt drifting av signalet, men denne er garantert til å ikke være større enn ± 5 % over en periode på 25 µs. c0, c1 er PLLens utganger som kan brukes internt i FPGAen. e0 er PLLens eksterne utgang som er koplet til en forhåndsdefinert I/O-pinne. locked er et aktivt høyt statussignal som PLLen gir ut for å indikere at den er i lås. Når signalet går lavt indikerer dette at sløyfen er ute av lås (Altera, 2003). På grunn av begrensningene i den innebygde PLLen i FPGAen, er det blitt valgt å implementere en ADPLL. Denne skal benyttes for linjekoden Bifase. Gruppen viste fra før veldig lite om denne typen applikasjoner, og vil derfor forklare litt om teorien bak den ADPLLen. Quartus II har en del innebygde funksjoner som en kan bruke i den blokkskjematiske maskinvarebeskrivelsen. Her finnes blant annet et stort bibliotek i 74xx serien, hvor man kan finne beskrivelse av komponenten er en ADPLL som er opprinnelig konstruert av Texas Instruments. Den er enkel å implementere og bruken er beskrevet i artikler. På grunn av at innehar en del funksjoner som ikke benyttes har disse blitt fjernet. Blokkskjematisk kan beskrives som i figur Prosjektgruppe 59 Side 21 av 30

22 Figur 4-18 Blokkskjema over DPLL Oppgaven til fasedetektoren (PD-Phase Detector) er å sammenligne fasen til inngangssignalet f i med utgangssignalet f o inneholder to forskjellige fasedetektorer. Den enkleste er en XOR-fasedetektor som er bygget opp av en XOR-port. Denne fasedetektoren må ha inn signal med 50 % dutycycle for at kretsen skal virke. Dette kan være en ulempe da signalet fra Edgedetektor består av smale pulser. Den andre typen er bygget opp rundt en flanketrigget JK-vippe og trenger derfor bare flankene til signalet for å gi ut et korrekt signal. Utgangen fra fasedetektoren angir fasefeilen som ett pulsbreddemodulert signal og denne utgangen styrer K-telleren. For at PLLen skal virke må en tilføre to klokkesignaler, K-clock og ID-clock. Disse klokkesignalene kan komme fra samme kilde. Det er frekvensen på disse klokkesignalene som bestemmer egenskapene til PLLen. Dette utdypes senere. I designet kommer disse klokkesignalene fra Klokkedistribusjonskretsene. K-telleren jobber sammen med ID-telleren for å lage et signal som tilbakekoples gjennom N-telleren (:N) til fasedetektoren. K-telleren består av to deler, en oppteller som gir ut et Carry -signal, og en nedteller som gir ut et Borrow -signal. Inngangen DN/ UP bestemmer hvilken av disse tellerne som er aktiv til enhver tid. Denne inngangen blir i koblingen styrt av utgangen til fasedetektoren. Carry er koplet til Increment -inngangen og Borrow til Decrement -inngangen på ID-telleren. Når en puls opptrer på Decrement -inngangen, vil dette medføre at en halvperiode blir fjernet fra utgangen av ID-telleren. En puls på Increment -inngangen vil forårsake at en halvperiode blir lagt til utgangen på ID-telleren. Uten disse pulsene vil utgangen av ID-telleren gi ut et signal som tilsvarer halve frekvensen av IDclock. Disse funksjonene kan en se nærmere på i timingdiagrammet i figur Side 22 av 30 Prosjektgruppe 59

23 Figur 4-19 Timingdiagram for ID-Clock krets (Texas Instruments, 2003) En kort oppsummering av DPLLens virkemåte: Hvis signalene f i og f o til fasedetektoren har en faseforskyvning som gir lavt nivå på utgangen, vil opptelleren i k-telleren benyttes og tilslutt lage en Carry -puls. Denne Carry -pulsen blir matet videre til Increment - inngangen til ID-telleren og en halvperiode blir lagt til utgangen av ID-telleren. Hvis signalene f i og f o til fasedetektoren har en faseforskyvning som gir høyt nivå på utgangen, vil nedtelleren i k-telleren benyttes og tilslutt lage en Borrow -puls som fjerner en halvperiode fra utgangen av ID-telleren. ADPLLen vil fortsette å justere fasen til f o på denne måten inntil sløyfen er i låst tilstand og en fast faseforskjell har oppstått mellom f i og f o (Texas Instruments, 2003). Figur 4-20 Timingdiagram for ADPLL (P.E. Allen 2003) Som tidligere nevnt har klokkesignalene som blir tilført tellerne mye å si for PLLens egenskaper. Senterfrekvensen blir direkte bestemt av ID-clock og beskrives slik: Prosjektgruppe 59 Side 23 av 30

24 f c ID Clock = 2 N Formel 4-1 Senterfrekvens til ADPLL Der f c er senterfrekvensen [Hz], ID-Clock er klokkefrekvensen på det tilførte klokkesignalet [Hz] og N er neddelingen i N-telleren. Holdeområdet blir direkte bestemt av K-Clock-signalet og beskrives slik: f maks Formel 4-2 M fc K - Clock = = 2 K N 2 K N Holdeområdet for ADPLL Der K-Clock er klokkefrekvensen på det tilførte klokkesignalet [Hz], K er verdien som K-telleren er satt opp til å telle til (modulo K) og N er neddelingen i N-telleren. I designet er det blitt valgt å implementere ADPLL blokken som vist i figur Figur 4-21 ADPLL Side 24 av 30 Prosjektgruppe 59

25 K-Clock og ID-Clock er to klokkesignaler en må tilføre kretsen for at den skal fungere. Inngangssignalet kommer inn på I/O-porten Bifase_flanke og blir sendt til ADPLL_filter, gjennom en AND-port. ADPLL_filter er en strippet versjon av kretsen Inngangsignalet går igjennom en AND-port som er implementert for å fjerne overflødige flanker i inngangssignalet fra Edgedetektor. Figur 4-22 illustrerer dette. Figur 4-22 Timingdiagram for Pulskanselrasjon Som en ser av figur 4-22 vil en ved etterfølgende 1 eller 0 få overflødige flankepulser fra Egdedetektor. For å fjerne disse pulsene faseforskyves den gjenvunne klokken 90 og denne sendes til AND-porten. Den faseforskyvde klokken vil fjerne de overflødige flankepulsene i AND-porten. De tre T- vippene i nedre høyre del av figur 4-21 (U6-5, U6-7 og U6-8) er N-telleren som trengs i ADPLL-kretsen. I/O-porten Enable bestemmer om den gjenvunne klokken skal sendes ut på utgangen. Dette skjer når Bifase er valgt i brukergrensesnittet og åpner dermed AND-porten slik at klokkesignalet kan komme igjennom Jitter Ustabiliteten som en kan se på utgangssignalet er jitter. Denne jitteren kan skape problemer for en eventuell detektor, hvis denne blir betydelig. Det er derfor nødvendig å prøve og begrense dette problemet til et minimum for å få best mulig deteksjon av signalet. Jitter er illustrert i figur Prosjektgruppe 59 Side 25 av 30

26 Figur 4-23 Jitter I normal drift vil K-telleren produsere periodiske Carry - og Borrow -pulser, selv om sløyfen er låst med fasefeil tilnærmet 0. Hvis K er for liten, vil K- tellerne bli nullstilt for ofte og produsere gjentatte Carry -pulser etterfulgt av Borrow -pulser. Dette fenomenet vil skape feil i dutycyclen til utgangssignalet, og dermed også jitter. I ADPLL blokken er det flere muligheter til å få begrenset dette problemet: 4.7 Klokkedistribusjon Ved å gjøre K-verdien tilstrekkelig stor, dvs. K > M, vil 2 fasekorreksjonspulsene bli kansellert i N-telleren. Denne løsningen vil redusere holde- og innfangningsområde for sløyfen. Man kan benytte begge fasedetektorene i en jitterkansellrasjonskobling (Texas Instruments, 2003). Disse koblingene vil stenge av K-tellerne når sløyfen er låst til en faseforskjell på 0. Denne koblingen vil redusere holde- og innfangningsområde for sløyfen. På grunn av at DPLL har begrensninger i låse- og holdeområdet er det nødvendig å produsere klokkene (K-clock og ID-clock) i flere frekvensutgaver. Dette skjer i Klokkedistribusjons-kretsen. Denne kretsen bruker signalet fra oscillatoren på kortet, og deler denne ned til de frekvensene som er nødvendig. Oppbygningen av denne kretsen kan en ser i figur Side 26 av 30 Prosjektgruppe 59

27 Figur 4-24 Klokkedistribusjonskretsen Klokken som skal deles ned hentes fra den eksterne oscillatoren. Dette klokkesignalet kommer inn på inngangen Oscillator, og blir delt ned til ønsket frekvens. Som nevnt tidligere i rapporten har klokkesignalene som blir tilført ADPLLen mye å si for dens egenskaper. Senterfrekvensen blir direkte bestemt av ID-clock og beskrives slik formel 4-1 viser, der f c [Hz] er senterfrekvensen, ID-Clock [Hz] er klokkefrekvensen på det tilførte klokkesignalet og N er neddelingen i N-telleren. Holdeområdet blir direkte bestemt av K-Clock og beskrives slik formel 4-2 viser, der K-Clock [Hz] er klokkefrekvensen på det tilførte klokkesignalet, K er verdien som K-telleren er satt opp til å telle til (modulo K) og N er neddelingen i N-telleren. Ved konstruksjon av kortet ble det valgt å implementere en ekstern krystalloscillator på 100 MHz. Det har i senere tid vist seg at den burde vært en oscillator med atskillig høyere frekvens, da ID-Clock ikke kan få høyere frekvens enn den eksterne krystalloscillatoren. Dette medfører at senterfrekvensen ikke kan bli høyere enn, jfr. formel 4-1: ID - Clock 100 MHz f c = = = 6,25MHz 2 N 2 8 Denne begrensningen medfører at ADPLLen bare takler bitrater opp til 6,25 Mbit/s, og ikke vårt opprinnelige mål på bitrater opptil 20 Mbit/s. De forskjellige frekvensutgavene av ID-Clock lages ved å dele ned oscillatorsignalet til ønsket frekvens. Denne neddelingen gjøres i tellerne og T- vippene i nedre venstre del av figur Det er blitt beregnet at det må lages følgende frekvensutgaver av ID-clock: Prosjektgruppe 59 Side 27 av 30

28 Tabell 4-1 Neddeling Bitrate [Mbit/s] Ønsket frekvens [MHz] Neddeling Virkelig frekvens [MHz] Virkelig f c [MHz] 6, , , Som en ser av tabell 4-1 er det vanskelig å treffe eksakt med senterfrekvensen, men på grunn av et forholdsvis stort låse-/holdeområde skal ikke dette by på nevneverdige problemer. Av figur 4-24 ser en at vi har valgt å bruke samme låse-/holdeområdet for alle senterfrekvensene ved bruke K-Clock=100 MHz. Dette gjør at låse-/holdeområdet blir, jfr. formel 4-2: f M fc K Clock 100 MHz = = = 2 K N 2 K N maks = 390 khz For å velge riktig ID-Clock benyttes det en to-bits binærteller der utgangene er koblet til en 2-4 dekoder gruppen har laget. Skjematisk ser denne dekoderen ut som figur Figur dekoder Ved et raskt overblikk på kretsen ser man at når en utgang er valgt vil denne være høy, mens resten av utgangene er lave. Disse aktivt høye signalene åpner hver sin AND-port som slipper igjennom det aktuelle ID-Clock-signalet. 4.8 Sammendrag Maskinvarebeskrivelse. Gruppen har valgt å dele maskinvarebeskrivelsen inn i følgende blokker: Dataselektor. Dataselektorens oppgave hovedoppgave å er behandle inngangssignalene slik at disse kan styre PLLene som brukes til Side 28 av 30 Prosjektgruppe 59

29 gjenvinning av klokken. En annen viktig funksjon Dataselektoren har, er å bidra til betjening av Bitsynkronisatoren. Testgenerator. Testgeneratorens hovedoppgave er å produsere linjekode for testing av Bitsynkronisatorens funksjon. Denne testfunksjonen styres av brukergrensesnittet på Bitsynkronisatoren. Dutycycle kompensering. Den innebygde PLLen i FPGAen krever å få tilført et signal med 40 til 60 % dutycycle. Denne kretsen lager et slik signal ut ifra flankesignalet fra Dataselektoren. PFDENA. Ved sekvenser med etterfølgende 1 eller 0 mangler NRZ linjekoden klokkeinformasjon. PFDENA kretsen vil ved disse sekvensene stenge av justeringene i PLLen slik at PLLen vil forsette å svinge med den frekvensen den hadde før kretsen ble aktivisert. Ved neste transisjon vil kretsen åpne for justeringene igjen slik at PLLen får korrigert sin fase igjen. PLL. Den innebygde PLLen i FPGAen gjenvinner klokkeinformasjonen i signal kodet med linjekoden NRZ ved bitrater større enn 15,625 Mbit/s. ADPLL. ADPLLens hovedoppgave er å gjenvinne klokkeinformasjon i signal kodet med linjekoden Bifase. Klokkedistribusjon. Klokkedistribusjonskretsen er vital for ADPLLens funksjon. Denne kretsen produserer viktige klokkesignaler som bestemmer ADPLLens egenskaper. Prosjektgruppe 59 Side 29 av 30

30 Kretsskjema