UIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i Eksamensdag: Oppgavesettet er på 7 sider. Vedlegg: Tillatte hjelpemidler: Løsningsforslag Digital mikroelektronikk Ingen Alle trykte og skrevne, og kalkulator Kontroller at oppgavesettet er komplett før du begynner å besvare spørsmålene. 1a Oppgave 1 C D E A B E Y A B C D Figur 1: Y = (A B + C D) E Komplementær CMOS for funksjonen Y = (A B + C D) E er vist i Fig. 1. 1b Strøm som funksjon av V ds er vidt i Fig 2. HER ER IKKE LIEÆRT OMRÅDE OG METIG MARKERT! (Fortsettes på side 2.)
Eksamen i Løsningsforslag, Side 2 1 x 10-3 0.8 Vgsn = 3.3V Idsn (A) 0.6 0.4 Vgsn = 2.64V Vgsn = 1.98V 0.2 Vgsn = 1.32V 0 0 0.5 1 1.5 2 2.5 3 3.5 Vdsn (V) Figur 2: Strøm som funksjon av V ds 1c Vut (V) 3.5 3 2.5 2 1.5 1 0.5 0 kanallengde modulasjon 0 0.5 1 1.5 2 2.5 3 3.5 Vinn (V) Figur 3: Inverter DC karakteristikk Inverter DC karakteristikk er vist i Fig. 3. Forsterkningen avtar med økende λ og tidsforsinkelsen avtar med økende λ. 1d Anta at forsterkningen i utgangspunktet er lik A (typisk 5 til 10) for V DD = 2V. år forsyningsspenningen reduseres til 1V endres ikke forsterkningen nevneverdig fordi transistorene vil være PÅ og i metning når utgangen er nær V DD /2. år forsyningsspenningen reduseres til 0.4V vil transistorene ikke være PÅ, men vil operere i svak inversjon (subterskel). Strømmen er da eksponensielt avhengig av inngangsspenningen som vil resultere i en stor relativ transkonduktans (g m /I ds ) og dermed stor forsterkning. Begge transistorene er i metning når utgangen er nær V DD /2. Ved ytterligere reduksjon av V DD vil ikke transistorene være i metning og dermed reduseres forsterkningen til 1. (Fortsettes på side 3.)
Eksamen i Løsningsforslag, Side 3 2a Oppgave 2 = 1 og P = 2 gir samme worst case effektiv motstand. Vi antar at et diffusjonsområde for source/drain for en minimumstransistor er 0.4µm 0.2µm. Vi uttrykker diffusjonskapasitanser som funksjon av transistor bredde C diff = (W 0.2µm) C jbs + (2W + 0.4µm) C jbssw = W (0.2µ C jbs + 2 C jbssw ) + 0.4µm C jbssw = W (0.3fF/µm + 0.2fF/µm) + 0.04fF = W 0.5fF/µm + 0.04fF. Vi kan forenke modellen ved å anta at W 0.5f F/µm >> 0.04f F slik at C diff W 0.5fF/µm. Dersom vi utrykker diffusjonskapasitansen for en minimumstransistor som C diff min = 0.4µm 0.5fF/µm = 0.2fF kan vi uttrykke diffusjonskapasitansen for transistorer med bredde relativt til minimumstransistoren. Dette gir kapasitans på utgangen bestående av diffusjonskapasitanser i porten C diff utgang = 2 2 C diff minimum + 2 1 C diff minumum = 6 C diff min = 1.2f F. 2b Effektiv motstand for nedtrekk er R+R = 2R og for opptrekket får vi 2R/2+2R/2 = 2R. Parasittisk tidsforsinkelse er gitt av t pd = 2R6C diff min = 12RC diff min = 4τ. For å finne logisk effort må vi doble breddene slik at effektiv motstand tilsvarer en enhetsinverter, =2 og P = 4. Dette gir samme strøm som enhetsinverter, men nå er transistorbreddene doblet slik at logisk effort g = 2. 2c Vi må først finne lasten som inverterne representerer. Vi starter med å finne gatekapasitans for en minumums transistor C g minimum = C ox W minimum L minimum ( 3.9 8.85 10 14 ) F/cm = 0.4µm0.2µm 50 10 8 cm (Fortsettes på side 4.)
Eksamen i Løsningsforslag, Side 4 = 0.866 10 14 F µm 2 0.08µm2 = 8.66 ff µm 2 0.08µm2 0.7f F. Videre antar vi at en HI-skew inverter har dobbel pmos bredde i forhold til en enhetsinverter, dvs. P=4, som gir en total gatakapasitans pr. inverter lik 5C g minimum. Vi kan beregne den totale kapasitansen for utgangen C utgang = C diff utgang + 4 5 C g minimum = 1.2fF + 20 0.7fF = 15.2fF ff. Dette gir en tidsforsinkelse for porten t pd = 2R C utgang = 6kΩ 15.2fF = 91.2ps. 2d Vi kan halvere pmos transistore for å gjøre porten LO-skew. Dette gir total utgangskapasitans C utgang LO = (2 1 + 2 1) C diff minimum + 20 C g minimum = 4C diff minimum + 20 C g minimum = 4 0.2fF + 14fF = 14.8f F. I dette tilfellet må vi huske på at tidsforsinkelse for opptrekk av utgangen Y øker fordi den effektive motstanden i dette tilfellet blir 2R + 2R = 4R, som gir tidsforsinkelse for opptrekk lik t pd opptrekk = 4R 14.8fF = 177.6ps. Tidsforsinkelsen for nedtrekket blir t pd nedtrekk = 2R 14.8fF = 88.8ps, som gir en gjennomsnittlig tidsforsinkelse t pd = 133.2ps. For å gjøre porten HI skew må vi doble bredden på pmos transistorene som står i serie. Det er ikke nødvendig å endre bredden på pmos transistoren som er kontrollert av inngang C fordi den effektive mostanden som denne transistoren representerer er halvparten av de to pmo transistorene i serie. Den totale utgangskapasitansen blir da C utgang HI = (1 4 + 1 2 + 2 1) C diff minimum + 20 C g minimum (Fortsettes på side 5.)
Eksamen i Løsningsforslag, Side 5 = 8C diff minimum + 20 C g minimum = 8 0.2fF + 14fF = 15.6f F. Effektiv motstand for opptrekket blir da 2R/4 + 2R/4 = R som gir tidsforssinkelsen t pd opptrekk = R 15.6fF = 46.8ps. Tidsforsinkelse for nedtrekk blir t pd nedtrekk = 2R 15.6fF = 93.6ps, som gir en gjennomsnittlig tidsforsinkelse t pd = 70.2ps. 3a Oppgave 3 AD portene har logisk effort lik 4/3, OR porten har logisk effeort lik 5/3 og inverteren har logisk effort lik 1. Logisk effort for kjeden blir G = 4 3 5 3 4 3 = 80 27 3. Kjedens elektriske effort blir lik H = 4 3/x = 12/x. Vi ser at den er en forgening etter første inverter. Kjedens forgreningseffort blir da B = y + y + y y = 3. 3b Kjedens effort F = GBH = (2880/27x)). Kjedens optimale port effort blir f = ((2880)/(27x)) 1/3 =. Parasittisk tidsforsinkelse for kjeden blir P = 2 + 2 + 2 = 6. Minimum kjedeforsinkelse blir D = 3 f + P = 3 ((2880)/(27x)) 1/3 + 6. Vi antar at parasittisk kjedeforsinkelse er halvparten av minumum kjedeforsinkelse, som gir 3 ( ) 2880 1/3 x 1/3 = P 27 (Fortsettes på side 6.)
Eksamen i Løsningsforslag, Side 6 ( ) 2880 1/3 ( ) 3 x 1/3 = 27 P ( ) 2880 3 3 x = P 3 27 = 77760 27 216 = 13 1 3 13, (1) som gir nmos- og pmos transistorstørrelse 6.5. Dette gir minimum kjedeforsinkelse D = 12τ. 3c Vi må finne effektiv motstand i opptrekk og nedtrekk R opptrekk = 2R P R nedtrekk = 3 R. En port uten skew betyr at R opptrekk eksempel = 2 og P = 3. = R nedtrekk, dvs. = (3/2)P, for 3d En dynamisk AD3 port er vist i figur 4. Logisk effort for nedtrekket blir g nedtrekk = = 4 3. 3 ( 1 + 1 + 1 + 1 ) 1 3e Fornuftig verdi for er 4. Parasittisk tidsforsinkelse for nedtrekket blir P nedtrekk = (Fortsettes på side 7.) ( 1 + 1 + 1 + 1 ) R effektiv (1 + ) C = R effektiv (1 + ) C
Eksamen i Løsningsforslag, Side 7 φ P Y A B C Figur 4: AD3 port. = R (1 + 4) C = 5RC = 5 3 τ. 3f Motstanden og kapasitansen i en leder, typisk metall, er proposjonal med lengden på lederen. Dette vil gi en stor tidsforsinkelse for signaler som skal transporteres langt. Det er vanlg å bruke de øverste metallag for distribusjon av forsyningsspenniger og klokker, pga liten egenmotstand.