INF Digital Mikroelektronikk Løsningsforslag DEL 8 NGV EG I. DEL 8 Del 8: Effektforbruk og statisk MOS II. Oppgaver. Oppgave. Finn strømlekkasje i svak inversjon i en inverter ved romtemperatur når inngangen er. nta at β n β p m/v, n. og V tp V tn.v. nta at bodyeffekt og DIL koeffisient γ η.. Løsningsforslag De enkle transistormodellene som vi har benyttet hittil modellerer strømmen gjennom transistoren lik når gate source spenningen er lavere enn terskelspenningen. I virkligheten er er det ikke en skarp overgang fra ingen kanal til full kanal. Når det er etablert en kanal sier vi at transistoren opererer i sterk inversjon og de modellene som vi kjenner kan brukes. Når gate source spenningen er vesentlig mindre enn terskelspenningen er det vanlig å modellere transistorstrømmen som: Vgs V t V ds nv I ds I ds e T v ( e T, ( der n er slope faktor og I ds βv T e.8. ( Som vi ser av modellen vil det være en eksponesiell økning i strømmen for økning i gate source spenning. Det er viktig å huske på at selv om strømmen stiger kraftig i dette området som kalles svak inversjon, så er strømmen svært liten. I noen analoge kretser der det ikke er strenge krav til høy hastighet kan transistorer benyttes i svak inversjon. Liten strøm gir liten effekt som i noen analoge kretser er en stor fordel. Overgangen mellom svak og sterk inversjon kalles moderat inversjon. En annen ting som det er verdt å merke seg er at det vil gå en liten strøm gjennom transistoren selv om den er skrudd av. Vi antar at inverteren har en utgang som er logisk, dvs. at inngangen er logisk. Vi beregner strømlekkasjen ved o K ved først å finne I ds : I ds βv T e.8 (..5 m V.μ. Dette gir lekkasjestrøm, når vi antar at spenningsforsyningen er.v : I svak inversjon er strømmen typisk i området fra p til noen n, selvom strømmen kan være vesentlig større dersom bredde/lengde forholdet er meget stort. V Vgs V t V ds nv I ds I ds e T v ( e T. e... ( e.... 5 (. 5. p.. Oppgave.8 Du vurderer åsenkev DD for å redusere effektforbruket i en statisk MOS port. Du vil også skalerev t proporsjonalt. Vil dynamisk effektforbruk gå opp eller ned? Vil statisk effektforbruk gå opp eller ned?. Løsningsforslag Statisk eller komplementær MOS porter er svært effektive med hensyn på effektforbruk fordi når utgangen på en port har stabilisert seg til enten eller så går det nesten ikke strøm gjennom transistorene. Dette betyr at effektforbruket er tilnærmet lik når utgangen er stabil. Historisk har effektforbruk vært mindre viktig enn hastighet og arealforbruk for en krets. For moderne MOS prosesser, der antall transistorer og porter er svært høyt og klokkefrekvensen øker, er effektforbruk stadig viktigere. Vi kan definere effektforbruk som trekkes fra spenningsforsynningen V DD som: P (t i DD(t V DD, ( der i DD er strømmen som trekkes fra spenningsforsyningen. Energiforbruket over en tidsperiode T kan modelleres ved å integrere effektforbruket: E i DD(t V DDdt. ( Gjennomsnittelig effektforbruk over dette intervallet er gitt av: P avg E T T Det er to hovedkomponenter i effektforbruk: i DD(t V DDdt. (5 Statisk effektforbruk. Svak inversjonsstrøm i transistorer som er skrudd av. Tunneleringsstrøm gjennom gate oksid (tynnoksid. Lekkasje i reversforspente dioder (pn-overganger. Strøm i transistorer som skal overstyres av andre transistorerer, i for eksempel psudo nmos logikk.
Dynamisk effektforbruk. Opp- og utlading av kapasitanser. Kortslutningsstrøm i korte tidsperioder når både opp- og nedtrekk er PÅ. Fig.. pmos nmos pmos nmos Statisk effektforbruk i en MOS inverter. (FIG. Fig.. MOS inverter med last. Den viktigste komponenten i dynamisk effektforbruk er oppog utlading av kapasitanser. Inverteren som er vist i Fig. er et eksempel på en komplementær port som skal drive utgangen representert som en last i form av en kapasitans. Utgangskapasitansen skal kunne trekkes opp til via pmos transistoren og ned til via nmos transistoren. Vi kan anta at porten svitsjer mellom og med en gjennomsnittelig frekvens f SW. Over et tidsintervall T vil lasten bli ladet opp og ut Tf SW ganger. Strømmen fra pmos transistoren vil lade opp lasten og lasten vil lades ut via nmos transistoren. En lade opp/lade ut sykel kan betraktes som en flytting av ladningen Q V DD fra V DD til GND. Gjennomsnittelig dynamisk effektforbruk kan modelleres som: P dynamisk T VDD T Integralet over tidsperioden T gir: i DD(t V DDdt i DD(tdt. ( P dynamisk VDD T [TfSWVDD] VDDf SW. ( De fleste porter svitsjer ikke i hver klokkeperiode. Det er derfor vanlig å ta hensyn til aktiviteten til porten med modellen: P dynamisk αv DDf, (8 der α er aktivitetsfaktor. Klokkesignaler svitsjer i hver klokkeperiode og har derfor aktivitetsfaktor α. Et vanlig aktivitetsfaktor for statisk MOS er.. I det en utgang endrer verdi vil inngangen(e også ofte være i transisjon. Ser vi nærmere på en inverter har vi når inngangen er mellom V tn og V DD V tp en situasjon der både pmos- og nmos transistoren er PÅ. I dette tilfellet vil det gå en strøm direkte fra V DD til GND som vil bidra med et effektforbruk som kalles kortslutningseffekt. Dersom inngangssignaler har kort stige/falltid vil kortslutningseffekten bli liten. I tilfeller der utgangslasten (kapasitans er stor, dvs. vesentlig større enn inngangskapasitansen(e, vil kortslutningseffekten bli redusert. Vi kan modellere kortslutningseffekt som den minste av strømmene, gjennom pmos- og nmos transistoren i svitsjingen, multiplisert med V DD. Konklusjon dynamisk effektforbruk vil gånednår vi reduserer V DD. En komplementær eller statisk inverter er vist i Fig.. Når inngangen er vil pmos transistoren være PÅ ognmostransistorene være V, og utgangen vil være høy (. Når inngangen er vil pmos transistoren være V og nmos transistoren være PÅ, og dermed vil utgangen være lav. Dette er stabile tistander forenmosportogideeltvildetdaikkegå strøm mellom V DD og GND. En transistor som er skrudd V vil alikevel levere noe strøm som er gitt av modellen for transistorstrøm i svak inversjon med V gs : der n er slope faktor og I statisk I ds e V t V DD nv T v ( e T I ds e V t nv T, ( I ds βv T e.8. ( Som vi ser er den statiske strømmen som går gjennom en transistor som er skrudd av, eksponensielt avhengig av terskelspenningen. Etterhvert som teknologien utvikles vil terskelspenningen bli redusert og dermed blir statisk strøm økt. Det statiske effektforbruket kan da modelleres som: P statisk I statisk V DD. ( Som en konsekvens av stadig tynnere gateoksid vil det for moderne MOS prosesser med tynnere gateoksid enn Å være en lekkasje mellom kanal og gate gjennom gateoksidet som består av isolatoren silisiumdioksid. Denne tunnerlingen som kalles gate lekkasje er merkbar for MOS prosesser fra gatelengder lik nm, med tunnoksid mindre enn Å, og under. I tillegg vil det være en liten lekkasje i pn-overganger, særlig mellom diffusjonsområder og substrat eller brønn. I moderne prosesser er denne lekkasjen mindre enn lekkasjestrømmer i trasistorer. Det er derfor vanlig å neglisjere denne lekkasjeeffekten. Noen logikkstiler, som for eksempel pseudo nmos, vil ha et betydelig innslag av statisk effektforbruk. Vi kan modellen P statisk I statisk V DD. Det er viktig være klar over at en reduksjon i V DD uten at terskelspenningen V t endres vil redusere statisk effektforbruk. Ved utvkikling av MOS teknologi skaleres V t proporsjonalt med V DD. I statisk er eksponensielt avhengig av V t,dvs. når V t reduseres vil lekkasjestrømmen stige eksponensielt mhp. reduksjon i V t, slik at vi kan konkludere med at statisk effektforbruk vil øke.
. Oppgave.8 Tegn transistorskjema for pseudo-nmos inngangs NND og NO porter. ngi transistorstørrelser og finn logisk effort for nedtrekk og opptrekk og gjennomsnitt for portene.. Løsningsforslag og dermed, n Wp som gir, Wn n. Fig.. Pseudo nmos inverter.(fig. En pseudo nmos inver er vist i Fig.. Vi kan starte med å velge at den effektive motstanden i nedtrekket skal være lik som tisvarer en enhetsinverter. Det er samtidig fornuftig å velge at den motstanden i nmos transistoren, dvs. nedtrekket uten hensyn til pmos transistoren, skal være / av effektiv opptrekksmotstand. Husk at opptrekket alltid er på slik at nmos transistorent må gjøres vesentlig sterkere en pmos transistoren for å sikre en klart definert logisk på utgangen. Dersom vi antar at mobilitetsforskjellen er μ n/μ p, kan sette opp følgende ligninger: opptrekk p n p nedtrekk G n G p n p ( ( Wp. Vi ønsker at effektiv nedtrekksmotstand skal være lik som gir Vi har at inngang og gate pmos. Logisk effort for opptrekket blir da g u. + µp + Wp + Vi kan beregne motstanden for transistorene: n ( p. ( Vi kan anvende Ohms lov og uttrykke strømmdifferansen mellom nmos og pmos transistoren, som vil være lik den effektive, eller netto, strømtrekket for nedtrekket: I n VDD n VDD I p VDD p VDD I n I p VDD. ( pseudo nmos inverteren vil da ha et nedtrekk som tilsvarer nedtrekket for en inverter med en enhets nmos transistor. En annen måte å uttrykke dette på er en effektiv transkonduktans i nedtrekket:
NND NO G n G p G n G p. (5 Den effektive motstanden i nedtrekket blir da / x/ / z/ z/ z/ nedtrekk G n G p. ( x/ x/ Vi kan nå uttrykke logisk effort for opptrekk og nedtrekk: g u g d + µp µn Wp + Wp + (Wn Wp + ( Wn Wp (Wn ( Wp + Wn Wp ( Fig.. gu x/ gd x/ gavg x/ Pu (+x/ Pd (+x/ Pavg (+x/ gu z/ gd z/ gavg z/ Pu (+z/ Pd (+z/ Pavg (+z/ pseudo-nmos inngangs NND og NO porter. Inverter / / NND / x/ g avg 8. ( x/ x/ Parasittisk tidsforsinkelse beregnes ut ifra effektiv motstand og parasittisk kapasitans (intern kapasitans: P u opptrekk intern ( p + Fig. 5. gu / gd / gavg 8/ Pu 8/ Pd / Pavg / gu x/ gd x/ gavg x/ Pu (+x/ Pd (+x/ Pavg (+x/ pseudo-nmos inngangs NND og inverter. P d nedtrekk ( intern + p avg. (8 inngangs pseudo NND og NO porter er vist i Fig.. Vi starter med å sammenligne NND porten med en inverter. For inngangs pseudo nmos NND porten i Fig. 5 antar vi at motstanden i opptrekket skal være ganger så storsomden effektive motstanden i de tre nmos transistorene i nedtrekket. Dersom vi velger størrelsen på pmos transistoren / vil motstanden i opptrekket være: ( p μn μ p (. ( Nedtrekket består av tre nmos transistorer som vi antar er like og med motstand lik n hver. De tre nmos transistorene vil til sammen utgjøre en motstand lik n. Vi setter ekvivalentmotstanden i de tre nmos transistorene lik / av motstanden i opptrekket og finner størrelsen pånmos transistorene:
n W n nmoskjede ( W n + W n + Wn p, ( som tilvarer x. Motstanden i nedtrekket blir da: nedtrekk ( nmoskjede p ( Wn. ( Logisk effort for opptrekk, og nedtrekk blir: g u + µp µn Wp + Wp + g d ( ( ( + µn + + Wp ( ( + + Wp ( Wn Wp ( g avg 8. ( Parasittisk tidsforsinkelse for inngangs pseudo nmos NND port blir: P u opptrekk intern ( + ( P d nedtrekk Fig.. Inverter / / gu / gd / gavg 8/ Pu 8/ Pd / Pavg / NO / z/ z/ z/ gu z/ gd z/ gavg z/ Pu (+z/ Pd (+z/ Pavg (+z/ pseudo-nmos inngangs NO og inverter. For inngangs pseudo nmos NO porten i Fig. antar vi at motstanden i opptrekket skal være ganger så storsomden effektive motstanden i en nedtrekkstransistor. Dersom vi velger størrelsen på pmos transistoren / vil motstanden i opptrekket være: ( p. ( Nedtrekket består av tre nmos transistorer i parallell som vi antar er like og med motstand lik n hver. Vi antar at bare en av transistorene er PÅ slik at den effektive motstanden i nedtrekkstransistorene blir n. Vi antar at motstanden i nedtrekket skal være / av motstanden i opptrekket: n opptrekk (5, som gir transistorstørrelse / ellr z, og den effektive motstanden i nedtrekket blir: nedtrekk ( Wp ( (. ( Logisk effort for opptrekk, og nedtrekk blir: g u + µp + Wp + P avg 8. ( g d ( + µn (Wn µp
( Wp ( g avg 8. (8 Parasittisk tidsforsinkelse for inngangs pseudo nmos NO port blir: P u opptrekk intern ( + + + P d nedtrekk ( + + + + P avg 8. ( D. Oppgave. Tegn transistorskjema for en pseudo-nmos port som implementerer funksjonen F ( + + D+E F G. D. Løsningsforslag Vi starter med å se på nedtrekket til funksjonen F ( + + D+E F G. Nedtrekket består av to parallelle grener, dvs. E F G og ( + + D. Nedtrekket via transistorer som styres av E, F og G består av tre transistorer i serie. I den andre nedtrekksgrenen vil det være en seriekobling av og parallellkobling, og D. E F E. Oppgave.5 Sammenlign gjennomsnittelig tidsforsinkelse i,, 8 og inngangs pseudo nmos og SFPL NO porter når vi antar at portene skal drive fire identiske porter. E. Løsningsforslag Vi kan starte med åsepåhvordan parasittisk tidsforsinkelse for ulike logikkstilene varierer med antall innganger. Parasittisk tidsforsinkelse for en n-inngangs pseudo nmos NO port kan utrykkes som: P u opptrekk intern ( + n P d (n + ( n + ( nedtrekk + n ( n + + ( n + P avg 8(n + ( (n +. Dersom porten skal drive fire identiske porter vil dette utgjøre en ekstern last: ekstern ( Vi kan beregne tidsforsinkelsen:. d f + P avg (n + g avg h + 8 (n + + + (n + (8 + (n +. D Fig.. pseudo-nmos port for funksjonen F ( + + D+E F G. Denne porten vil ha ulike nedtrekksmuligheter. Vi velger ådi- mensjonere for worst case som for dette tilfellet vil si nedtrekk gjennom tre seriekoblete transistorer styrt av inngangene E, F og G. Vi vil dimensjonere denne porten tilsvarende som for en inngangs NND port. Parasittisk tidsforsinkelse vil bli litt større for denne porten enn for en inngangs NND port på grunn av mer kapasitans knyttet til transistorene styrt av,, og D. Worst case nedtrekk vil forutsette E F G og D. G D N N N N 8 Nlast N5 N N N8 N Fig. 8. x Source følger opptrekkslogikk.(fig. En port som kan minne om en pseudo nmos port er vist i Fig. 8. Kretsen kalles source følger opptrekkslogikk (SFPL P
Source Follower Pull-up Logic. Her er opptrekket kontrollert av inngangssignalene. iaseringskretsen består av bare nmos transistorer, der nmos transistorene som styres av inngangene bidrar til å dra biaseringsutgangen x nærmere logisk som funksjon av antall innganger som er. N last transistoren vil trekke x ned mot, og ere på inngangssignalene vil bidra til å trekke x opp mot gjennom nmos transistorer. Husk at nmos transistorene som er koblet opp mot V DD i biaseringskretsen har source koblet til x, slik at disse transistorene vil være svake. Det vil være et relativt betydelig statisk effektforbruk i SFPL porter, det faktiske effektforbruket er avhengig av inngangsmønstre. Vi kan utvide inngangs SFPL NO porten ved å legge til et antall nmos transistorer i parallell i nedtrekket og det samme antallet nmos transistorer i opptrekket for noden x. Dette kan vi gjøre uten å dimensjonere om transistorene. Transistor N5vil bidra med nedtrekket når utgangen skal trekkes lav. En svært enkel modell av parasittisk tidsforsinkelse for nedtrekket kan bygges på en antagelse av at N5 bidrar med samme strømmen som en av de andre nedtrekkstransistorene N tiln. Dersom vi antar at opptrekkstransistoren P er nesten skrudd av når utgangen skal trekkes lav kan vi lage en forenklet modell for parasittisk tidsforsinkelse for SFPL porten: ( ( P nedtrekk ( + 8 + n ( 5 + n ( 5+n. Ved opptrekk kan vi anta at alle inngangene er og at noden x. Dette gir en forenklet modell for parasittisk tidsforsinkelse i opptrekket: P opptrekk (5 + n ( 5 + n ( 5+n. Gjennomsnittelig parasittisk tidsforsinkelse blir da: P avg (( ( 5+n 5+n + ( (5+n+(5+n ( (5 + n (5 + n. 8 Dersom porten skal drive fire identiske porter vil dette utgjøre en ekstern last: g u + + µp + g d ( + µn ( 8 g avg. Vi kan beregne tidsforsinkelsen: d f + P avg g avg h + (5 + n 8 + (5 + n 8 8 + (5 + n. 8 Tidsforsinkelse for pseudo nmos NO er proporsjonal med (8/ n mens for SFPL er dette redusert til (/ n. Foren komplementær NO port vil tidsforsinkelsen være proporsjonal med (/ n fordi d h (n +/+n /+(/ n. F. Oppgave. Tegn transistorskjema for en inngangs VSL O /NO port. F. Løsningsforslag ++ ++ ekstern ( +. Fig.. inngangs VSL NO port. Vi kan finne enkle modeller for logisk effort for SFPL porten. I opptrekket er det en transistor med størrelse. En inverter med størrelse lik på pmos transistoren vil ha en inngangslast lik inn +(μ p/μ n. For nedtrekk sammenligner vi med en inverter med bredde lik + for nmos transistoren som vil gi ( + μ n/μ p ( / /. Transistorskjema for inngangs VSL O /NO port er vist ifig..