dynamiske data dynamiske data statiske data program dynamiske data statiske data reservert program dynamiske data statiske data reservert program

Transkript

1 Alle prosesser får et helt adresserom! antall prosesser varierer hele tiden! in 47, våren 997 hukommelseshierarki 2

2 Mange prosessers og ett fysiske adresserom? Jo, bruk den fysiske hukommelsen som en cache for de aktive delene av prosessenes adresserom! Virtual addresses Address translation Physical addresses Virtual addresses Address translation Physical addresses Disk addresses Virtual addresses Address translation Physical addresses Disk addresses Disk addresses in 47, våren 997 hukommelseshierarki 22

3 Virtual address Virtual page number Page offset Translation Physical page number Page offset Physical address Virtual page number Valid Page table Physical page or disk address Physical memory Disk storage in 47, våren 997 hukommelseshierarki 23

4 Virtuell hukommelse: bruker fysisk hukommelse som cache for disken trenger tilstand for hver «cache linje» page table i samme hukommelsen kostbart å sjekke denne tabellen for hver aksess introduserer cache for denne tabellen TLB = translation Lookaside Buffer Virtual page number Valid Tag TLB Physical page address 0 Physical memory Page table Physical page Valid or disk address Disk storage in 47, våren 997 hukommelseshierarki 24

5 Virtuell hukommelse BIBLIOTEK British Library cache for sider CPU cache memory disk sluse sluse in 47, våren 997 hukommelseshierarki 25

6 Page table register Virtual address Virtual page number Page offset 20 2 Valid Physical page number Page table If 0 then page is not present in memory Physical page number Page offset Physical address in 47, våren 997 hukommelseshierarki 26

7 Virtual address Virtual page number Page offset 20 2 Valid Dirty Tag Physical page number TLB TLB hit 20 Physical page number Physical address tag Page offset Physical address Cache index Byte offset Valid Tag Data Cache 32 Cache hit Data in 47, våren 997 hukommelseshierarki 27

8 Virtuell hukommelse (virtuell = tilsynelatende, ikke faktisk) Virtuell hukommelse skaper illusjonen av at mer hukommelse er tilgjengelig enn hva som er fysisk tilgjengelig. Virtuell hukommelse bruker typisk disk som neste nivå i hukommelseshierarkiet. Noen begreper page: page fault: blokk i virtuell hukommelse miss virtuell adresse: den logiske adressen fysisk adresse: den adressen den virtuelle adressen faktisk svarer til i hukommelsen memory mapping (adresse translasjon): sammenhengen mellom virtuelle og fysiske adresser in 47, våren 997 hukommelseshierarki 28

9 Kontrollprosessor 0 for MIPS R3000 Oppgaver: EntryHIGH EntryLOW user vs. kernel mode memory management håndtering av > avbrudd > feil (traps) hvert register har et nummer TLB Tilhørende instruksjoner Andre instruksjoner > Move From Coprocessor 0 > read indexed TLB entry > Move To Coprocessor 0 > write indexed TLB entry > write random TLB entry > probe TLB for matching entry > restore from exception in 47, våren 997 hukommelseshierarki 29 status cause EPC index random context BadVA

10 CPU TLB? cache TLB? hovedhukommelse disk in 47, våren 997 hukommelseshierarki 30

11 access time "sgi_nipling.res" M 256K 64K set size 6K 4K K K stride nipling gran> hinv FPU: MIPS R400 Floating Point Chip Revision: 0.0 CPU: MIPS R4000 Processor Chip Revision: 3.0 Data cache size: 8 Kbytes Instruction cache size: 8 Kbytes in 47, våren 997 hukommelseshierarki 3

12 access time "sgi.res" M 256K 64K set size 6K 4K K K stride nori gran> hinv FPU: MIPS R400 Floating Point Chip Revision: 0.0 CPU: MIPS R4400 Processor Chip Revision: 4.0 Data cache size: 6 Kbytes Instruction cache size: 6 Kbytes Secondary unified instruction/data cache size: Mbyte in 47, våren 997 hukommelseshierarki 32

13 Hverdagen i R3000 hit i cache/tlb, miss i cache/tlb/page table IF ID EX MEM WB TLB I cache D cache memory operativsystem disk in 47, våren 997 hukommelseshierarki 33

14 Hvorfor er hukommelseshierarkiet viktig? fenomen tid relativt prosessorsykel [00Mhz] 0ns sekunder cache aksess 0ns sekunder memory aksess 200ns 20 sekunder disk aksess ns dager prosessbytte 0.000ns 6 minutter CPU «tidsluke» ns 6 dager sekund ns 57 dager in 47, våren 997 hukommelseshierarki 34

15 Når oppstår miss? Compulsory: 4% 2% > ved første aksess, kaldstart 0% 8% 6% Miss rate per type Capacity: > fordi met berører større deler enn det er plass til 4% Conflict: 2% Capacity > fordi blokker som brukes samtidig konkurrerer om de samme plassene > opptrer ikke i full assosiative cacher av samme størrelse 0% Cache size (KB) One-way Four-way Two-way Eight-way in 47, våren 997 hukommelseshierarki 35

16 Når oppstår hit? Lokalitet i tid: > elementet (i blokken) det er snakk om har blitt brukt tidligere Lokalitet i rom: > andre elementer i blokken har blitt brukt tidligere Tilfeldig overlevelse: > hvis et blir avbrudt kan det ligge blokker igjen når det fortsetter igjen in 47, våren 997 hukommelseshierarki 36

17 Utnyttelsesgrad ved miss i I cachen Run length: Memory latency: avstanden mellom misser tid for å betjene en miss utilization run length = run length = 0 run length = 00 run length = memory latency in 47, våren 997 hukommelseshierarki 37

18 En moderne MIPS pipeline PClock Phase Cycle Φ Φ2 Φ Φ2 Φ Φ2 Φ Φ2 Φ Φ2 IC RF EX DC WB Instr. Fetch Instr. Decode Reg. File Read ITLB ICF ITC IDEC RFR Arithmetic/Logical Operations ALU RFW Load/Store Operations DVA DTLB DTC DCR LA RFW DCW Jump/Branch Operations IVA BCMP Cycle Phase Mnemonic Descriptions IC RF EX DC WB Φ Φ2 ICF ITLB No activity Instruction Cache Fetch Instruction micro-tlb read Φ ITC Instruction cache Tag Check Φ2 Φ Φ2 Φ Φ2 Φ Φ2 RFR IDEC IVA BCMP ALU DVA DCR DTLB LA DTC DCW RFW Register File Read Instruction Decode Instruction Virtual Address Calculation Branch Compare Arithmetic Logic Operation Data Virtual Address Calculation No new activity started Data Cache Read Data TLB look-up Load Data Alignment Data Cache Tag Check Data Cache Write Register File Write No activity Figure 7 Pipeline Activities Kilde: in 47, våren 997 hukommelseshierarki 38

19 Hverdagen i R4300i hit i cache/tlb, miss i cache/tlb/page table IF ID EX MEM WB µtlb TLB I cache D cache memory operativsystem disk in 47, våren 997 hukommelseshierarki 39

20 Andre ting man kan bruke cache til taken predict Taken Strong not taken taken predict Taken Weak Hardware: branch prediction taken not taken not taken predict Not Taken Weak taken predict Not Taken Strong # bare adressen [eller {adresse XOR branch history}] # cachelinjen: tag data spesialiserte tabellfunksjoner Software: filcache bibliotek in 47, våren 997 hukommelseshierarki 40 not taken