TDT4160 Datamaskiner Grunnkurs Gunnar Tufte

Transkript

1 1 TDT4160 Datamaskiner Grunnkurs 2011 Gunnar Tufte

2 2 Kapittel 4: Microarchitecture level

3 3 Auka yting IJVM

4 4 IJVM: MicrArch vs Instruction Set Architecture Instruksjonsset: Minnemodell: MIC 1 MIC 2 ISA

5 IJVM 5 Mikroarkitektur implementasjon Detaljar for å utføre instruksjonssettet Ein gitt implementasjon har ein gitt yting ISA skal ikkje endrast Likt instruksjonset Lik minnemodell Program skal kunne utførast på alle mikroarkitekturar Kva kan gjerast for å auke ytinga? Teknologi (prosess) Transistor implementasjon Digital design av komponentar Auke mengda logikk Endring Av arkitektur

6 Innfører 6 A-buss, endrar datapath Endrar datapath

7 IJVM 7 Innfører A-buss Endrar data path Samankopling av komponentar ALU operasjonar: To tilfeldige register Sparar ein microinstruksjon Ikkje H-reg som mellomlager Endringar i implementasjon Må innføre A-buss felt Microinstruksjon MIR-registeret Må skrive nytt microprogram Forskjelig antal microinst for instrulkjson A-buss kontroll bit

8 8 Får då: Tidlegare: Instruksjon: SP = TOS + OPC Addr shift ALU les frå C buss mem B buss 1: H <- TOS: xxx : H + OPC, SP xxx Med A-buss instruksjon: SP = TOS + OPC Addr shift ALU les frå C buss mem B buss A buss 1: SP = TOS + OPC: xxx OPC TOS

9 9 Flytte funksjonalitet til maskinvare: 1 ILOAD 2 PC = PC IADD 4 PC = PC ISTORE 6 PC = PC ILOAD 8 PC = PC BIPUSH 10 PC = PC IF_ICMPEQ (betinga hopp) L1 12 PC = Opdater PC 13 ILOAD 14 PC = PC BIPUSH 16 PC = PC ISUB 18 PC = PC ISTORE 20 PC = PC GOTO L2 22 PC = L2 23 BIPUSH L1 24 PC = PC ISORE 26 PC = PC XXXXX L2 PC = PC +1 ALU B-Buss C-Buss Brukar ressursar Legg til logikk PC = PC + 1 PC = PC +1 Hopp

10 10 Flytte funksjonalitet til maskinvare: 1 ILOAD 2 IADD 3 ISTORE 4 ILOAD 5 BIPUSH 6 IF_ICMPEQ (betinga hopp) L1 7 PC = Opdater PC 8 ILOAD 9 BIPUSH 10 ISUB 11 ISTORE 12 GOTO L2 13 PC = L2 14 BIPUSH L1 15 ISORE 16 XXXXX L2 PC = PC +1 ALU B-Buss C-Buss Brukar ressursar Legg til logikk PC = PC + 1 Redusert med 11 gonger bruk av ALU B-Buss C-Buss PC = PC +1 Hopp

11 Instruction 11 Fetch Unit Shift register Kø av instruksjonar MBR1: 1 byte (først lest) Når MBR1 lest, last MBR1 med neste instruksjon MBR2: 2 byte (først leste) Neste to instruksjonar (operandar)

12 12 Auka yting IJVM: Parallellitet

13 13 Parallellitet (frå forelesing 4) Essensielt for å øke ytelse To typer: 1) Instruksjonsnivåparallellitet Fleire instruksjonar utføres samtidig (1 prosessor) Samleband Eks: Unødvendig at ALU er ledig mens CPU leser instruksjon Superskalaritet: Duplisering av CPU-komponenter 2) Prosessornivåparallellitet Ein prosessor er bra, fleire er betre?

14 14 Samleband (Pipelining) MIC Gitt 5 steg, kvart steg tar en klokkesyklus Instruksjon 1: 5 klokkesyklusar Deretter: 1 instruksjon ferdig per klokkesyklus Kvifor er samleband raskare då? Klokkesyklusen kan gjerast mye kortare! 1/5 av arbeidet skjer kvar klokkesyklus Lengde på klokkesyklus bestemt av tregaste steg

15 15 Samleband (Pipelining) MIC Fetch Decode Execute Dei tre prinsipielle stega i instruksjonutføring Lagar oss ein tretrinns styreeining 1: Fetch 2: Decode 3: Execute Kan startast uavhengig av kvarandre

16 16 Samleband (Pipelining) MIC Execute 3: Execute B bus (og A bus), register read ALU C bus, register write Kan startast uavhengig av kvarandre

17 17 Samleband skille/mellomlager/latch Execute 3: Execute B bus (og A bus), register read ALU C bus, register write Kan startast uavhengig av kvarandre

18 18 Samleband (Pipelining) MIC Fetch Lagar oss ein tretrinns styreeining Fetch

19 Samleband 19 (Pipelining) MIC Fetch Decode Execute Decode

20 20 Samleband (Pipelining) MIC Execute 3: Execute B bus (og A bus), register read ALU C bus, register write Kan startast uavhengig av kvarandre

21 Samleband 21 (Pipelining) MIC Fetch Decode Execute

22 Samleband 22 (Pipelining) MIC Fetch Decode Execute

23 23 Samleband

24 24

25 IJVM 25 som eksempel Kva kan gjerast for å auke ytinga Auke mengda logikk og endring av arkitektur Instruction Fetch Unit Samleband Instruksjonskø Hurtigbuffer Intel P4

26 Flytkontrol 26 (flow control)

27 Flytkontrol 27 (flow control)

28 28 Samleband Hopp og prefetch

29 29 Samleband 7 steg (hopp problem) Prog: Inst 1 Insr2 Inst3 Inst4 Inst5 Inst7 Inst8 BETINGA HOPP INST (if test = true, jmp label) Inst9 Inst10 osv Label: inst100 Inst101 Inst8 Inst7 Inst6 Inst5 Inst4 Inst3 Inst2

30 30 Samleband 7 steg (hopp problem) Prog: Inst 1 Insr2 Inst3 Inst4 Inst5 Inst7 Inst8: BETINGA HOPP INST (if test = true, jmp label) Inst9 Inst10 osv Label: inst100 Inst101 Inst8 Inst7 Inst6 Inst5 Inst4 Viss test = false: Inst9 Inst8 Inst7 Inst6 Inst5 Inst3 Inst2 Inst4 Inst3

31 31 Samleband 7 steg (hopp problem) Prog: Inst 1 Insr2 Inst3 Inst4 Inst5 Inst7 Inst8: BETINGA HOPP INST (if test = true, jmp label) Inst9 Inst10 osv Label: inst100 Inst101 Inst8 Inst7 Inst6 Inst5 Inst4 Viss test = true: Inst100 Inst8 Inst7 Inst6 Inst5 Inst3 Inst2 Inst4 Inst3

32 32 Samleband 7 steg (hopp problem) Men har allerede henta Inst9 før 8 er ferdig Må få Inst9 ut av pipelina sidan Inst 9 ikkje skal utførast ved hopp Inst8 Inst7 Inst6 Inst5 Inst4 Viss test = false: Inst9 Inst8 Inst7 Inst6 Inst5 Viss test = true: Inst100 Inst8 Inst7 Inst6 Inst5 MEN dette ligg i piplina: Inst100 Inst9 Inst8 Inst7 Inst6 Inst3 Inst2 Inst4 Inst3 Inst4 Inst3 Inst5 Inst4 Må stoppe og tømme pipeline ved hopp for å bli kvitt Inst9 (vent 6 clk) Krever tid, effektiviteten går ned sidan tømming ikkje bidrar til berekning

33 33 Samleband 7 steg

34 34 Samleband dekoding instr. kø

35 35 Samleband 7 steg

36 36

37 Før 37 hurtigbuffer, siste pipelineting

38 Dataavengighet 38 (pipelineting) Parallellitet Instruksjonsnivåparallellitet Fleire instruksjonar utføres samtidig (1 prosessor) Samleband Eks: Unødvendig at ALU er ledig mens CPU leser instruksjon Superskalaritet: Duplisering av CPU-komponenter Utføring av instruksjonar Resultat av inst x Data for inst Y Har då avengigheit Read after Write (RAW) Write after Read (WAR) Write after Write (WAW) Må passe på Instruksjonar ikkje utførest for tidleg DVS brukarendring data

39 Dataavengighet 39 SWAP eksempelet

40 40 Samleband Dataavengighet Execute Konflikt Register innhold

41 Dataavengighet 41 SWAP eksempelet

42 Hurtigbuffer 42

43 Hurtigbuffer 43

44 Hurtigbuffer 44

45 Hurtigbuffer 45

46 Hurtigbuffer 46

47 Hurtigbuffer 47 organisering

48 Hurtigbuffer 48 avbilding

49 Hurtigbuffer 49 avbilding

50 Hurtigbuffer 50 skriveoperasjonar

51 51 MicrArch oppsummering Instruksjonsset: MIC 1 Minnemodell: MIC 2 ISA

52 52 RAM: statisk og dynamisk To vanlege typar RAM Statisk Rask: switch time til transistor Stor minnecelle (areal): brukar f.eks. 6 transistorar Stort effektforbruk: Mange transistorar (lekkasjestrøm), aktiv komponentar lagrar bit Må ikkje oppfriskast: Aktive komponentar (transistorar) lagrar bit Enkelt grensesnitt: Data kan i prinsippet lesast rett frå cella. Dynamisk Ikkje så rask: Lite strøm passive komponentar, aksess må ikkje påvirke oppfrisking Liten minnecelle (areal): brukar 1 transistor og 1 kondensator Lite effektforbruk: Svært små ladningar, lite lekkasje og switch strøm Må ha oppfrisking: Kondensatoren må oppfriskast, logikk og tid Meir komplisert grensesnitt (DRAM kontroller): Logikk for å kontrollere oppfrisking og aksess tidspunkt

53 53 Andre minnetypar: nonvolatile ROM ROM (Read Only Memory) Lagre program eller data som aldri skal endrast Fast innhald definert ved produksjon Celle brukar lite areal, bit kopla til 1 (VCC) eller 0 (GND) Cella i seg sjølv brukar ikkje strøm ekstremt lite effektforbruk Stort sett kunn for masseproduksjon (ved mange billigast) Ofte grensesnitt som statisk RAM, men utan skriving PROM (Programmable Read Only Memory) Som ROM, men kan programmerast minst ein gong Innehalde kan definerast etter produksjon Mange typar PROM: programmerast ein gong EPROM (Erasable) kan slettast EEPROM ( Electrically) kan slettast elektrisk Ofte lang programmerings tid Flash memory EEPROM med rask programmering Billig Programmerast i blokker Kan endrast ca gonger

54 54 Adresse dekoding lage adr. kart PIO: Dekod: XX Høg: F F F F Låg: F F F C RAM: Dekod: XXX XXXX XXXX Høg: 8 7 F F Låg: ROM: Dekod: XXX XXXX XXXX Høg: F F Låg: FFFF FFFC 87FF FF 0000 PIO RAM ROM

55 55 Eksempel synkron bussoverføring

56 56 Eksempel Asynkron bussoverføring

57 57 Arbitrering: To typar Sentralisert arbitrering Eigen sentral arbitreringseining Bestemt sentralt kven som får bussen ved samtidig request Desentralisert arbitrering Einingane forhandlar om bussen Ofte fleire busslinjer Ingen sentral arbitreringslogikk

58 ISA -> mikroarkitektur Operation: RL Function: Rotate Accumulator Left Syntax: RL A Instructions OpCode Bytes Flags RL A 0x23 1 C Description: Shifts the bits of the Accumulator to the left. The left-most bit (bit 7) of the Accumulator is loaded into bit 0.

59 59 Minnemodell 8051 (minnekart)

60 60 IJVM: MicrArch vs Instruction Set Architecture Instruksjonsset Micro Arkitektur Minnemodell

61 61 Microprogrammed Hardwired Add

62 62 Mikroinstruksjonar SP = TOS + OPC shift ALU les frå C buss mem B buss 1: H <- TOS: 2: H + OPC, SP <- SHIFT

63 63 Samleband skille/mellomlager/latch Execute 3: Execute B bus (og A bus), register read ALU C bus, register write Kan startast uavhengig av kvarandre

64 Flytkontrol 64 (flow control)

65 Hurtigbuffer 65

66 66 Neste gong Fredag 21/10 ISA intro Tirsdag 25/10 Chip Multi Prosessor