Programmerbar logikk. CPLD og FPGA. Fys3270(4270)

Transkript

1 Programmerbar logikk CPLD og FPGA

2 Agenda CPLD (Complex PLD) Arkitektur CPLD familier Timingmodeller Programmering FPGA (Field Programable Gate Array) Arkitekturer Eksempel på FPGA teknologier Antifuse og SRAM basert programmering Timingmodeller

3 CPLD Arkitektur En CPLD er bygget opp av en rekke PLD er tilsvarende 22V10

4 CPLD Arkitektur De logiske blokkene kobles sammen av et nettverk som kalles Programable Interconnect Matrix (PIM)

5 CPLD Arkitektur-PIM

6 CPLD Arkitektur-Muxplexer basert interconnect

7 CPLD Arkitektur-Produkttermdistrubusjon Max340 (Cypress)/Max5000 (Altera) Fire produktermer til makrocelle Produkttermstyring

8 CPLD Arkitektur Produkttermdistrubusjon Mach serien fra AMD Kan benytte produkttermer i andre makroceller uten ekstra forsinkelse Ingen delte produkttermer

9 CPLD Arkitektur Produkttermdistrubusjon MAX7000 serien fra Altera Forbedret utgave av Max340/5000 Parallel expanders (5 produkttermer til nabo macrocelle)

10 CPLD Arkitektur Produkttermdistrubusjon CY370 serien fra Cypress 16 produktermer pr. OR funksjon Delte produkttermer mellom nabomacroceller Ingen ekstra forsinkelser Forsiktig ved pinnelåsing

11 CPLD Arkitektur-Produktterm Xilinx Cool PLD (Tidl. Philips Cool PLD) Programmerbar Logisk Array (PLA) for kontrollogikk ( Programmerbar Array Logikk (PAL) for kombinatorikk Økende fleksibilitet

12 CPLD CoolRunner-PIM (ZIA) Zero power Interconnect Matrix (ZIA) Gir ekstremt lavt strømforbruk

13 CPLD Arkitektur Makroceller XC9500XL serien fra Xilinx

14 CPLD Arkitektur Makroceller Max340/5000 Produktterm/Global klokke Produktterm Reset/Preset

15 CPLD Arkitektur Makroceller CY370-serien Kun globale klokker Global Reset/Preset (innenfor en LB) Burid makrocelle med feedback

16 Metastabilitet Dersom setup/holde-tiden ikke overholdes kan utgang fra flip-flop gå inn i en metastabil tilstand. Særlig problematisk ved overgang mellom to klokkedomener (asynkront) fordi man ikke har noen fast relasjon mellom signalene Synkronisering ved bruk av to flip-flop er

17 CPLD Arkitektur Input celle Dedikerte flip-flop er for synkronisering av signaler Reduserer sannsynlighet for metastabilitet kraftig Synkroniseringsflip-flop er

18 CPLD I/O celler XC9500XL serien fra Xilinx

19 CPLD I/O celler CoolRunner Fleksibel styring av output buffer

20 CLPD Timingparametre Maksimalfrekvens f = 1 t SCS Mange timingparametre er felles med 22V10 Noen er mer kompliserte F.eks Max340/5000 Brudd på setup/holdetid kan medføre metastabilitet

21 CPLD Viktige timing parametre t S - setup time Krav til input signal t H - hold time Krav til input signal t CO - clock to output delay Må sees i relasjon til setup/holde tider på inngang som skal kobles til t PD - propagation delay (pin to pin) Viktig for å lage rask kombinatorikk

22 CPLD Timingmodell Max340/5000 timing modell

23 CPLD Timingmodell CY370 timing modell Tilsvarende 22V10

24 CPLD ISP/ISR In System Programing/Reprograming 5V tolerant I/O Test Access Port IEEE (JTAG eller Joint Test Action Group) Benyttes både til programmering og til testing PCI Compliant Krever spesielt tilpassede svake I/O drivere

25 CPLD bruk av JTAG port

26 FPGA Field Programable Gate Array Hva er en FPGA? Små logiske celler spredd utover hele kretsen Horisontale og vertikale routing kanaler Ledninger der forbindelser kan skapes ved programmering Generisk FPGA arkitektur

27 FPGA Routing og logiske celler

28 FPGA Arkitekturer Mange forskjellige FPGA tilpasset markedsbehovet Kriterier Ytelse Tetthet og kapasitet Enkelhet å bruke ISP og ISR Programmeringsteknologi (SRAM eller Antifuse) SRAM (Altera, Lucent(Lattice), Atmel, Xilinx) Antifuse (Actel, Cypress)

29 FPGA Programmeringsteknologier Antifuse = motsatt av fuse, dvs. lage forbindelse Antifuse (Amorf silisium) To metall lag er separert med en via ukrystallisert (amorf) silisium Spenning på 10-12V påtrykkes mellom lagene Metall trenger igjennom det amorfe silisiumet og lager en forbindelse mellom metallagene Via er tar svært liten plass (50ohm)

30 FPGA Programmeringsteknologier Oxide-nitride-oxide (ONO) antifuse Benyttet i Actel FPGA er Vanskelig å kopiere Ca 300 ohm Høy tetthet Programmert Ikke Programmert

31 FPGA Programmeringsteknologier Cypress pasic380 struktur Basert på amorf silisium

32 FPGA Programmeringsteknologier SRAM celle Krever at programmeringsbit lagres utenfor kretsen f.eks. i ekstern EPROM, EEPROM, Flash osv. SRAM slettes når strøm slås av Må reprogrammeres ved oppstart Ca. 1000ohm motstand

33 FPGA Programmeringsteknologier SRAM basert routing i Xilinx XC 4000 Pass transistorer i hvert (se neste side)

34 FPGA Programmeringsteknologier Statisk RAM (SRAM) basert routing Figur viser SRAM celler som styrer passtransistorer

35 FPGA Routing arkitekturer Ofte en kombinasjon av Raske korte linjer Vertikale og horisontale lange linje F.eks til å lage busser Interne tri-state strukturer

36 FPGA Routing arkitekturer Globale nettverk Klokker For å unngå klokke skew Reset

37 FPGA Logiske celler Antifuse FPGA er har oftest små logiske celler Actels ACT3 logisk celle

38 FPGA Logiske celler pasic380 logisk celle

39 FPGA Logiske celler SRAM baserte FPGA har gjerne større og mere sammensatte logiske blokker Kan benyttes som RAM/ROM Xilinx XC4000 CLB (Configurable Logic Block)

40 FPGA Logiske celler Altera Flex 8000 Logiske Element (LE)

41 FPGA I/O celler Xilinx Spartan II I/O blokk

42 FPGA Nyere familier Banker med dual port RAM Innebygd DLL (Delay Locked Loop) Xilinx Virtex E

43 FPGA Timing FPGA er har en komplisert timing modell på grunn av: Varierende ledningslengder Signaler går igjennom en varierende mengde pass transistorer Varierende forsinkelser innenfor en logisk blokk Trenger gode routing verktøy for kontrollere timing Timing basert place and route Statisk timing analyse viser worst case forsinkelser i hele kretsen Path delay (punkt til punkt forsinkelser) De forskjellige FPGA leverandørene har egne verktøy for dette

44 FPGA Timing Eksempel på resultat av en statisk timing analyse

45 CPLD eller FPGA? CPLD Rask og bred logikk Komplekse tilstandsmaskiner Høy gjennomstrømning (throughput) Liten forsinkelse (latency) Register fattige Enkel timing modell FPGA Small logikk Komplisert logikk gir stor tidsforsinkelse Mange registre og logiske celler Komplekse design Intern dual port RAM Viktig med pipelining for å oppnå Høy throughput Men på bekostning av Økende latency