INF3430/4431. Viktige momenter i syntese og for valg av teknologi Chipscope
|
|
- Mikael Birkeland
- 7 år siden
- Visninger:
Transkript
1 INF3430/4431 Viktige momenter i syntese og for valg av teknologi Chipscope
2 Agenda RTL syntese Constraints Pipelining Syntese for FPGA Chipscope INF3430/4431 2
3 RTL/ Behavorial syntese RTL (Register Transfer Level) syntese Lager netliste (eller Boolske ligninger) av en VHDL-beskrivelse bestående av registre, tilstandsmaskiner og kombinatorisk logikk Alle klokker og registre i designet er synlige. Behavorial (Oppførsels) syntese Tar utgangspunkt algoritmer/arkitektur Trenger ikke spesifisere klokker og registre. Benytter høy-nivå språk som f.eks. System C. INF3430/4431 3
4 RTL syntese I RTL syntese må man vite ganske mange detaljer om kretsen før man kan lage beskrivelsen: Innganger og utganger må være kjent Alle registre må være kjent Alle klokker må være kjent Antall tilstander i en tilstandsmaskin er kjent RTL synteseverktøy kan ikke utføre minimalisering av antall tilstander Vi kan påvirke resultat av syntesen ved constraints F.eks. velge tilstandskodingen til en tilstandsmaskin Videre har vi min/maximumskrav F.eks. minimum klokkefrekvens INF3430/4431 4
5 RTL syntese-syntetiserbar kode IEEE definerer et subsett av VHDL som er syntiserbart Konstruksjoner gjennomgått tidligere er syntetiserbare (ikke testbenker) Ikke-syntetiserbar VHDL omfatter konstruksjoner som har med absolutt tid og FIL I/O: Konstruksjoner med after nøkkelord Bruk av delay er kun ment for simuleringsmodeller Kan ikke syntetisere en modell for å oppnå eksakt timing. Konstruksjoner med timing blir oftest ignorert av syntese verktøy wait for konstruksjoner er heller ikke syntetiserbare Fil I/O blir blankt avvist av synteseverktøy og gir feilmelding Initialverdier blir ignorert Bruk asynkron reset/preset Viktig at arraydimensjoner er kjent før man skal syntetisere. Dette kan være tilfelle dersom man benytter generic Generic parametre som benyttes til å definere størrelser på toppnivå må ha default verdier. Ikke tilordne samme signal i flere prosesser. Unntak: tristate-buffere INF3430/4431 5
6 RTL syntese-uønsket minne Dersom man skal lage kombinatorisk logikk pass på: Ta med else i if then else setninger Få med when others i case-setninger Og/eller bruk default -verdier INF3430/4431 6
7 RTL syntese-uønsket minne Prosessen p0 syntetiserer til en transparent latch fordi vi mangler else i if-setningen Prosessen p1 syntetiseres til en rent kombinatorisk krets (multiplekser mellom A og 0 ) INF3430/4431 7
8 RTL syntese-uønsket minne p2: p2 syntetiserer til en latch fordi vi mangler when others eller default verdier i prosessen p3: p4: p3 syntetiserer til en kombinatorisk logikk fordi vi har when others eller default verdier i prosessen p3 og p4 er helt ekvivalente og syntetiserer til kombinatorisk logikk INF3430/4431 8
9 RTL syntese-uønsket hazard Tilbakekoblinger kan gi opphav til såkalt hazards (glitch) pga. forskjellige tidsforsinkelser, og er dårlige måter å lage latcher på INF3430/4431 9
10 Flip-flop er Benytt funksjonene rising_edge eller falling_edge når man vil lage flanketriggede flip-flop er. Viktig å ikke ha med else på samme nivå som flankesjekking. Skal ikke å ha alle input med på sensitivitetslisten. Bare klokke og eventuell asynkron reset. INF3430/
11 Flip-flop er. Bruk av variabler INF3430/
12 RTL syntese-oppsummering INF3430/
13 Constraint Man kan påvirke syntese/place & route resultatet ved å benytte såkalte constraints Typer constraints Optimaliseringsmål Hastighet kontra Areal Timing Klokkefrekvens Clock to output delay Input setup time I dag er geometrien i kretsene så fin at resistans og kapasitans (τ=rc) i ledninger er mer og mer den dominerende kilden til tidsforsinkelser Viktig at synteseverktøy tar fysiske forhold med i betraktningen Tradisjonelt er det Place & Route verktøyene som benytter timing constraints. INF3430/
14 Register-register delay(1) clk Register-register delay INF3430/
15 Register-register delay(2) clk Register-register delay rising edge to falling edge INF3430/
16 Register-register delay(3) clk1 clk2 Register-register delay clk1 rising to clk2 rising INF3430/
17 Clock to output delay d clk q out buffer (forskjellig slew-rate opsjoner) clk d q out Clock to output INF3430/
18 Input to clock delay inp clk d q buffer (kontrollerbart Input delay??) clk inp d q Input to clock INF3430/
19 Constraints i Xilinx ISE (1) INF3430/
20 Constraints i Xilinx ISE (2) INF3430/
21 Constraints i Xilinx ISE (3) INF3430/
22 RTL syntese og teknologi Viktige spørsmål å stille seg i forbindelse med RTL syntese og valg av teknologi Hvordan håndterer kretsen reset? Hvordan er klokker distribuert og hva slags klokkeressurser finnes? Hva slags registerbehov har designet? Hvordan håndterer kretsen Tri-state Hva slags krav har vi til throughput/latency? Svarene på disse spørsmålene påvirker RTL-koden vår!!! INF3430/
23 Bruk av metakommentarer I Xilinx FPGA teknologi resettes alle flip-flop er asynkront ved power-on uten eksplisitt reset signal. Bruk av eksplisitt asynkron reset gjør kretsen langsommere Hvordan skal vi beskrive flip-flopene i VHDL uten å inkludere reset signalet. Man benytter metakommentarer for å styre syntesen. En metakommentar er en skrevet som en vanlig kommentar. VHDL simulatoren vil ignorere denne, mens et synteseverktøy kan tillegge en metakommentar en spesifikk mening. Kan sammenlignes med pre-prosessor direktiv i programmeringsspråket C for å gjøre betinget kompilering av kode. Syntesestandarden IEEE definerer to metakommenater --rtl_synthesis off / --rtl_synthesis on for å styre hva som skal syntetiseres I Xilinx ISE benytter man metakommentarene --translate off /--translate on for å styre hva som skal syntetiseres INF3430/
24 Metakommentarer (2) Ønske: Vi ønsker å lage en flip-flop som vi kan resette asynkront til 0 ved styre reset signalet aktivt under RTLsimulering Vi ønsker å syntetisere denne til en flip-flop uten asynkron reset på inngangen Løsning Setter inn det man ikke ønsker å ha med i syntesen mellom metakommentarene: --translate off <kode som ikke skal syntetiseres> --translate on INF3430/
25 Metakommentarer (3) INF3430/
26 Metakommentarer (4) Kan også benyttes til å legge inn ikke-syntetiserbare konstruksjoner som bare er interessante for simulering F.eks. kan det være nyttig å lage rapporter i RTL-koden som kun er interessant for simulering INF3430/
27 Multipleksere/tristate I enkelte FPGA-familier finnes det interne tri-state buffere. Disse kan benyttes som alternativ til multipleksere (finnes f.eks i familiene Virtex/Virtex-E). Bruk av tri-state buffere på denne måten vil være svært teknologispesifikk. F.eks. vil ikke dette være mulig å implementere denne type beskrivelse i en Actel FPGA fordi disse har ikke interne tri-state buffere. Forskjellig Fan-out er en av grunnene til teknologispesifikke forskjeller INF3430/
28 Fanout og kapasitiv last(1) clk clk R L C Rin d clk R L C Rin INF3430/
29 Fanout og kapasitiv last(2) Utgang koblet til mange innganger Begrensning i hvor mange innganger som kan drives pga. at hver inngang belaster med Rin. I CMOS er Rin høy og vi får dermed høy fanput Forsinkelse øker først og fremst pga. økende kapasitiv belastning Viktig å kontrollere plassering og fanout Kontroller av fanout Syntese constraint-max fanout Synteseverktøy dupliserer registre for å minske fanout Synteseverktøy setter inn buffere for å minske fanout INF3430/
30 Fanout (3) En fanout på 16 betyr at en utgang kan drive 16 innganger uten degradering av signalet Eksemplet til høyre vil ikke gå pga. at Enable må drive for mange innganger Løsning: Splitte opp Enable i to grupper Synteseverktøyet bør sette inn slike ekstra buffere automatisk. INF3430/
31 Throughput vs. Latency I FPGA er det vanlig med pipelining for å oppnå høy klokkefrekvens (høy throughput ). Dette er en konsekvens av smale logiske byggeklosser. F.eks. 4-5 input LUT (Look Up Table) Pipelining vil si at man deler opp en logisk operasjon i mindre deler, og skiller disse med registre Dette medfører større forsinkelse fra inngang til utgang (økende latency ). I syntese av RTL kode må vi holde rede på alle pipeline registrene. INF3430/
32 Lagring/lesing av sp fra Ram INF3430/
33 Tilstandsmaskin/timing RESET IDLE_ST 1 CS/LB/UB= 1 OE/RD= 1 WE= 1' STORE_SP_EN= 0' INC_ADDR=0 CLK IDLE_ST WR_EN_ST WR_ADDR_ INC_ST IDLE_ST IDLE_ST RD_EN_ST RD_ADDR_ INC_ST IDLE_ST 0 BTN2 BTN2 SW7(7) 1 CS/LB/UB WE 0 SW7(7) 1 STORE_SP_EN RD_EN_ST CS/LB/UB=0 OE/RD=0 WR_EN_ST CS/LB/UB=0 WE=0 STORE_SP_EN= 1' INC_ADDR OE RD_ADDR_INC_ST WR_ADDR_INC_ST DQ INC_ADDR=1 INC_ADDR=1 ADDR INF3430/
34 Prellbeskyttelse/ One-shot -puls Ønske At trykk på knapp skal gi en puls med varighet på en klokkeperiode, One-shot Problem Klarer aldri å slippe trykknapp tidlig nok Prell Et trykk blir tolket som flere trykk Falske pulser INF3430/
35 Prellbeskyttelse/ One-shot -puls INF3430/
36 Chipscope Verktøy for å måle og minitorere interne signaler i en Xilinx FPGA Samme funksjon som en tradisjonell logikkanalysator Chipscope måler internt i kretsen Logikkanalysator måler eksternt Kan se på mange signaler samtidig enten I timingdiagrammer Signallistinger Data lagres ved hjelp av en samplingsklokke (ofte hovedklokke, men trenger ikke være det) Trigging Fange øyeblikket der problemene melder seg Lage triggebetingelser kan være en utfordring Ofte ønsker man å se på hva som skjedde før feilen meldte seg Kan bestemme hvor mange sampel man skal lagre før og etter trigging INF3430/
37 Chipscope Man må først klargjøre FPGA for bruk av Chipscope Må lage to moduler ved Xilinx vektøyet Core Generator ICON - Integrated Controller ILA - Integrated Logic Analyzer ICON og ILA instantieres i top-entiteten Ønskede signaler kobles til ILA Kan lønne seg ta med signaler til dette formål i hver entitet Hvilke signaler de kobles til inne i arkitekturen kan variere Syntese, Place and Route og bitstreamgenerering Oppstart av Chipscope analyzer og oppsett av analyzer prosjekt. INF3430/
38 Coregen oppsett INF3430/
39 Coregen oppsett INF3430/
40 Valg av Core (kjerne) INF3430/
41 Generering av ICON INF3430/
42 Generering av ICON INF3430/
43 Generering av ILA INF3430/
44 Generering av ICON INF3430/
45 Generering av ICON INF3430/
46 ISE prosjektet Legger til ferdig genererte moduler: ICON.ngc og ILA.ngc Instantierer ICON og ILA i VHDL filen ( black box instantiation ) Kobler ønskede signaler til ILA Se eksempelfilene scopetop.vhd, first.vhd og bin2seg7.vhd for detaljer Syntese Place and route Generering av bitstream INF3430/
47 Oppsett av Chipscope analyzer For å se på signaler i Chipscope må vi laste inn bitstreamfil Sette opp signalnavn og eventuelle busser (samling av signaler i et navn) Sette opp triggebetingelser Sette opp signaler som vi vil se på i Waveformviewer INF3430/
48 Oppsett av Chipscope analyze INF3430/
49 Oppsett av Chipscope analyze INF3430/
50 Oppsett av Chipscope analyze INF3430/
51 Oppsett av Chipscope analyze INF3430/
52 Oppsett av Chipscope analyze Pla y Forced trig Depth settes til 64 Position settes til 32 INF3430/
53 Chipscope analyze Waveform INF3430/
INF 3430/4430. Viktige momenter i syntese og for valg av teknologi
INF 3430/4430 Viktige momenter i syntese og for valg av teknologi 17.10.2007 Agenda RTL syntese Constraints Pipelining Syntese for FPGA Behavorial syntese INF3430/4430 Side 2 RTL/ Behavorial syntese RTL
DetaljerINF3430 Høsten ChipScope PRO - En kort innføring
INF3430 Høsten 2008 ChipScope PRO - En kort innføring Innhold Innledning... 3 Generering av Chipscope kjerner... 4 Generering av ICON (Integrated Controller) modul... 4 Generering av ILA (Integrated Logic
DetaljerVersjon2.0/ ChipScope PRO - En kort innføring
Versjon2.0/29.09.2013 ChipScope PRO - En kort innføring Innhold Innledning...3 Generering av Chipscope kjerner...4 Generering av ICON (Integrated Controller) modul...6 Generering av ILA (Integrated Logic
DetaljerINF 3430/4430. Simuleringsmetodikk
INF 3430/4430 Simuleringsmetodikk Innhold Event driven simulation Simulering av VHDL-modeller Selvtestende testbenker Fil-operasjoner Eksempel på SRAM modell og simulering av lesing fra denne INF3430 Side
DetaljerSynkron logikk. Sekvensiell logikk; to typer:
Sekvensiell logikk De fleste digitale systemer har også minneelementer (f.eks flipflopper) i tillegg til kombinatorisk logikk, og kalles da sekvensiell logikk Output i en sekvensiell krets er avhengig
DetaljerINF 3430/4430. Simuleringsmetodikk
INF 3430/4430 Simuleringsmetodikk 02.11.2005 Agenda Event driven simulation Simulering av VHDL-modeller Selvtestende testbenker Verifikasjon av syntetisert/plassert design mot RTL-kode Fil-operasjoner
DetaljerINF3430. VHDL byggeblokker og testbenker
INF3430 VHDL byggeblokker og Innhold Entity/architecture Strukturelle design (nettliste) Generics Configurations Operatorer-Operator prioritet (precedence) Datatyper Bit / IEEE1164 std_ulogic /std_logic
DetaljerINF3430/4431. VHDL byggeblokker og testbenker
INF3430/4431 VHDL byggeblokker og testbenker Entity/architecture Innhold Strukturelle design (nettliste) Generics Configurations Operatorer-Operator prioritet (precedence) Datatyper Bit / IEEE1164 std_ulogic
DetaljerDesign med ASIC og FPGA (Max kap.7 og 18)
Design med ASIC og FPGA (Max kap.7 og 18) Innhold: Begrensninger/muligheter å ta hensyn til ved FPGA design som en normalt slipper å tenke på med ASIC design. Migrering mellom FPGA og ASIC INF3430 - H12
DetaljerINF 3430/4431. Simuleringsmetodikk
INF 3430/4431 Simuleringsmetodikk Innhold Event driven simulation Simulering av VHDL-modeller Selvtestende testbenker Fil-operasjoner Eksempel på SRAM modell og simulering av lesing fra denne INF3430/4431
DetaljerINF3430/4431 Høsten Laboppgave 2 VHDL-programmering Funksjoner og prosedyrer/bibliotek Styring av sjusegmenter
INF343/443 Høsten 2 Laboppgave 2 VHDL-programmering Funksjoner og prosedyrer/bibliotek Styring av sjusegmenter Innledning. Målene med denne laboppgaven er å lære om subprogrammer og biblioteker i VHDL
DetaljerINF3340/4340. Synkrone design Tilstandsmaskiner
INF3340/4340 Synkrone design Tilstandsmaskiner 18.09.2007 Agenda Tilstandsmaskiner Mealy og Moore maskiner ASM tilstandsdiagrammer Syntese av ASM diagrammer Tilstandskoding Implementasjon ved bruk av VHDL
DetaljerINF3430/4430. Grunnleggende VHDL. 11-Sep-06
INF3430/4430 Grunnleggende VHDL 11-Sep-06 Agenda Entity/architecture Strukturelle design (netlist) Generics Configurations Operatorer-Operator presedence Datatyper Bit / IEEE1164 Std_ulogic /std_logic
DetaljerINF3430. VHDL byggeblokker og testbenker forts.
INF343 VHDL byggeblokker og testbenker forts. Innhold Kombinatoriske kretser forts. Concurrent(dataflow) beskrivelser Beskrivelser ved bruk av process Testbenker for kombinatoriske kretser Stimuli Sammenligning
DetaljerINF3340/4431. Tilstandsmaskiner
INF3340/4431 Tilstandsmaskiner Innhold Tilstandsmaskiner Mealy og Moore maskiner SM tilstandsdiagrammer Syntese av SM diagrammer Tilstandskoding Implementasjon ved bruk av VHDL Eksempler INF3430/4431 -
DetaljerDesign med ASIC og FPGA (Max kap.7 og 18)
Design med ASIC og FPGA (Max kap.7 og 18) Innhold: Begrensninger/muligheter å ta hensyn til ved FPGA design som en normalt slipper å tenke på med ASIC design. Migrering mellom FPGA og ASIC INF3430 - H10
DetaljerINF3340. Tilstandsmaskiner
INF3340 Tilstandsmaskiner Innhold Tilstandsmaskiner Mealy og Moore maskiner ASM tilstandsdiagrammer Syntese av ASM diagrammer Tilstandskoding Implementasjon ved bruk av VHDL Eksempler INF3430-Tilstandsmaskiner
DetaljerFys 3270/4270 høsten Laboppgave 2: Grunnleggende VHDL programmering. Styring av testkortets IO enheter.
Fys 3270/4270 høsten 2004 Laboppgave 2: Grunnleggende VHDL programmering. Styring av testkortets IO enheter. Innledning. Målet med denne laboppgaven er at dere skal lære å lage enkle hardware beskrivelser
DetaljerINF3430/4430. Kombinatoriske og sekvensielle byggeblokker implementert i VHDL :57
INF3430/4430 Kombinatoriske og sekvensielle byggeblokker implementert i VHDL 26.09.2005 20:57 Agenda Kombinatoriske kretser forts. Concurrent(dataflow) beskrivelser Beskrivelser ved bruk av process Testbenker
DetaljerINF3430/4430. Grunnleggende VHDL
INF3430/4430 Grunnleggende VHDL 26.09.2005 20.57 Agenda Entity/architecture Strukturelle design (netlist) Generics Configurations Operatorer-Operator presedence Datatyper Bit / IEEE1164 Std_ulogic /std_logic
DetaljerINF3430/4431. VHDL byggeblokker og testbenker forts.
INF3430/4431 VHDL byggeblokker og testbenker forts. Innhold Kombinatoriske kretser forts. Concurrent(dataflow) beskrivelser Beskrivelser ved bruk av process Testbenker for kombinatoriske kretser Stimuli
DetaljerProgrammerbar logikk. CPLD og FPGA. Fys3270(4270)
Programmerbar logikk CPLD og FPGA Agenda CPLD (Complex PLD) Arkitektur CPLD familier Timingmodeller Programmering FPGA (Field Programable Gate Array) Arkitekturer Eksempel på FPGA teknologier Antifuse
DetaljerIN1020. Sekvensiell Logikk
IN12 Sekvensiell Logikk Hovedpunkter Definisjoner Portforsinkelse Praktiske Eksempler Latch SR D Flip-Flop D JK T Tilstandsmaskiner Tilstandsdiagrammer og tilstandstabeller Omid Mirmotahari 2 Definisjoner
DetaljerINF2270. Sekvensiell Logikk
INF227 Sekvensiell Logikk Hovedpunkter Definisjoner Portforsinkelse Shift register Praktiske Eksempler Latch SR D Flip-Flop D JK T Tilstandsmaskiner Tilstandsdiagrammer Reduksjon av tilstand Ubrukte tilstander
DetaljerTilstandsmaskiner (FSM) Kapittel 5
Tilstandsmaskiner (FSM) Kapittel 5 1) Sette opp tilstandsdiagram Tradisjonell konstruksjonsmetode 2) Sette opp tilstandstabell ut fra tilstandsdiagrammet Nåværende tilstand (PS) og input Neste tilstand
DetaljerINF3430/4431. VHDL byggeblokker og testbenker forts.
INF343/4431 VHDL byggeblokker og testbenker forts. Innhold IEEE 1164 std_logic Configurations Kombinatoriske kretser forts. Concurrent(dataflow) beskrivelser Beskrivelser ved bruk av process Testbenker
DetaljerDataveier og optimalisering. Kapittel 9
Dataveier og optimalisering Kapittel 9 Innhold Designkrav Arealbehov kontra hastighet Pipelining For å økte ytelsen til en krets Ressursdeling For å minke arealbehovet Overordnede designkrav: Designet
DetaljerDagens temaer. Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture. Sekvensiell logikk. Flip-flop er
Dagens temaer Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture Sekvensiell logikk Flip-flop er Design av sekvensielle kretser Tilstandsdiagram Tellere og registre INF2270 1/19
DetaljerINF3430/4431 Høsten Laboppgave 4 System on Chip (SoC) konstruksjon
INF3430/4431 Høsten 2011 Laboppgave 4 System on Chip (SoC) konstruksjon 1 Innledning. Hovedmålet med denne laboppgaven er at dere skal lære å lage et såkalt System on Chip (SoC) hvor det skal legges inn
DetaljerSimulering, syntese og verifikasjon (Max kap. 19)
Simulering, syntese og verifikasjon (Max kap. 19) Innhold: Simuleringsmetoder Hendelsesbasert Cyclebasert Plassering av design i FPGA (syntese) Verifikasjon INF3430 - H11 1 Hendelsdrevet simulering 10ps
DetaljerLøsningsforslag INF1400 H04
Løsningsforslag INF1400 H04 Oppgave 1 Sannhetstabell og forenkling av Boolske uttrykk (vekt 18%) I figuren til høyre er det vist en sannhetstabell med 4 variable A, B, C og D. Finn et forenklet Boolsk
DetaljerDagens temaer. Sekvensiell logikk: Kretser med minne. D-flipflop: Forbedring av RS-latch
Dagens temaer Sekvensiell logikk: Kretser med minne RS-latch: Enkleste minnekrets D-flipflop: Forbedring av RS-latch Presentasjon av obligatorisk oppgave (se også oppgaveteksten på hjemmesiden). 9.9.3
DetaljerFYS 3270(4270) Data-assistert konstruksjon av kretselektronikk (tidligere Fys 329) Fys3270(4270)
FYS 3270(4270) Data-assistert konstruksjon av kretselektronikk (tidligere Fys 329) Forelesere Jørgen Norendal, Universitetslektor Fieldbus International AS Jan Kenneth Bekkeng, Stipendiat Kosmisk fysikk
DetaljerINF3430/4431. Introduksjon til VHDL Spartan starterkit Spartan-3 FPGA
INF3430/4431 Introduksjon til VHDL Spartan starterkit Spartan-3 FPGA Agenda Hva skal vi gjøre i INF3430/4431? VDHL simulering/syntese Place & Route til FPGA Prøve ut design i ekte hardware Hvorfor VHDL
DetaljerDagens temaer. temaer hentes fra kapittel 3 i Computer Organisation. av sekvensielle kretser. and Architecture. Tilstandsdiagram.
Dagens temaer 1 Dagens Sekvensiell temaer hentes fra kapittel 3 i Computer Organisation and Architecture logikk Flip-flop er Design av sekvensielle kretser Tilstandsdiagram Tellere og registre Sekvensiell
DetaljerDagens temaer. Dagens temaer hentes fra kapittel 3 i læreboken. Oppbygging av flip-flop er og latcher. Kort om 2-komplements form
Dagens temaer Dagens temaer hentes fra kapittel 3 i læreboken Oppbygging av flip-flop er og latcher Kort om 2-komplements form Binær addisjon/subtraksjon Aritmetisk-logisk enhet (ALU) Demo av Digital Works
DetaljerINF1400. Sekvensiell logikk del 1
INF1400 Sekvensiell logikk del 1 Hovedpunkter Låsekretser (latch er) SR latch med NOR-porter S R latch med NAND-porter D-latch Flip-flop Master-slave D-flip-flop JK flip-flop T-flip-flop Omid Mirmotahari
DetaljerStore design. Kapittel 6
Store design Kapittel 6 Hierarki hvorfor bruke det Dele opp designet i håndterbare designenheter. Fokusere på mindre, håndterbare enheter vil føre til færre feil og raskere debugging av feil. Verifisere
DetaljerRepetisjon digital-teknikk. teknikk,, INF2270
Repetisjon digital-teknikk teknikk,, INF227 Grovt sett kan digital-teknikk-delen fordeles i tre: Boolsk algebra og digitale kretser Arkitektur (Von Neuman, etc.) Ytelse (Pipelineling, cache, hukommelse,
DetaljerUNIVERSITETET I OSLO
UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i: INF1400 Digital teknologi Eksamensdag: 5. desember 2005 Tid for eksamen: 9-12 Vedlegg: Tillatte hjelpemidler: Oppgavesettet er
DetaljerINF1400. Sekvensiell logikk del 1
INF4 Sekvensiell logikk del Hovedpunkter Låsekretser (latch er) SR latch med NOR-porter S R latch med NAN-porter -latch Flip-flop Master-slave -flip-flop JK flip-flop T-flip-flop Omid Mirmotahari 3 efinisjoner
DetaljerKombinatorisk og synkron logikk. Kapittel 4
Kombinatorisk og synkron logikk Kapittel 4 Eksempel; FIFO First-In-First-Out Eksempelet i boka er en noe redusert fifo (mangler empty flag, full flag osv.), men har de viktigste elementene Denne FIFOen
DetaljerINF2270. Datamaskin Arkitektur
INF2270 Datamaskin Arkitektur Hovedpunkter Von Neumann Arkitektur ALU Minne SRAM DRAM RAM Terminologi RAM Signaler Register Register overføringsspråk Von Neumann Arkitektur John von Neumann publiserte
DetaljerDagens temaer. Architecture INF ! Dagens temaer hentes fra kapittel 3 i Computer Organisation and
Dagens temaer! Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture! Enkoder/demultiplekser (avslutte fra forrige gang)! Kort repetisjon 2-komplements form! Binær addisjon/subtraksjon!
DetaljerForelesning 6. Sekvensiell logikk
Forelesning 6 Sekvensiell logikk Hovedpunkter Låsekretser (latch er) SR latch bygget med NOR S R latch bygget med NAN latch Flip-Flops Master-slave flip-flop JK flip-flop T flip-flop 2 efinisjoner Kombinatorisk
DetaljerEn mengde andre typer som DVD, CD, FPGA, Flash, (E)PROM etc. (Kommer. Hukommelse finnes i mange varianter avhengig av hva de skal brukes til:
2 Dagens temaer Dagens 4 Sekvensiell temaer hentes fra kapittel 3 i Computer Organisation and Architecture Design Flip-flop er av sekvensielle kretser Tellere Tilstandsdiagram og registre Sekvensiell Hvis
DetaljerINF1400. Tilstandsmaskin
INF4 Tilstandsmaskin Hovedpunkter Tilstandsmaskin Tilstandstabell Tilstandsdiagram Analyse av D-flip-flop tilstandsmaskin Reduksjon av antall tilstander Tilordning av tilstandskoder Designprosedyre for
DetaljerDagens tema. Dagens tema hentes fra kapittel 3 i Computer Organisation and Architecture. Sekvensiell logikk. Flip-flop er. Tellere og registre
Dagens tema Dagens tema hentes fra kapittel 3 i Computer Organisation and Architecture Sekvensiell logikk Flip-flop er Tellere og registre Design av sekvensielle kretser (Tilstandsdiagram) 1/19 Sekvensiell
DetaljerForelesning 7. Tilstandsmaskin
Forelesning 7 Tilstandsmaskin Hovedpunkter Tilstandsmaskin Tilstandstabell Tilstandsdiagram Analyse av D flip-flop basert tilstandsmaskin Reduksjon av antall tilstander Tilordning av tilstandskoder Designprosedyre
DetaljerINF3430/4431. Kretsteknologier Max. kap. 3
INF3430/4431 Kretsteknologier Max. kap. 3 Kretsteknologier (Max. kap. 3) Programmerbar logikk kretser (PLD): Simple Programmable Logic Device (SPLD) Complex Programmable Logic Devices (CPLD) Field Programmable
DetaljerUNIVERSITETET I OSLO
UNIVERSITETET I OSLO et matematisk-naturvitenskapelige fakultet Eksamen i: INF1400 igital teknologi Eksamensdag: 3. desember 2008 Tid for eksamen: 14:30 17:30 Oppgavesettet er på 5 sider Vedlegg: 1 Tillatte
DetaljerINF1400. Tilstandsmaskin
INF4 Tilstandsmaskin Hovedpunkter Tilstandsmaskin Tilstandstabell Tilstandsdiagram Analyse av D-flip-flop tilstandsmaskin Reduksjon av antall tilstander Tilordning av tilstandskoder Designprosedyre for
DetaljerINF3430/4430. Funksjoner og prosedyrer Standardbiblioteker Komplekse sekvensielle systemer
INF3430/4430 Funksjoner og prosedyrer Standardbiblioteker Komplekse sekvensielle systemer 19.09.2006 Agenda Funksjoner og operatorer Prosedyrer Begrepet overload Biblioteker Package/package body Standard
DetaljerEntities and architectures. Kapittel 3
Entities and architectures Kapittel 3 VHDL program Én fil Entities and architectures Entity declaration og architecture body Analogi til en IC: Entiteten beskriver interfacet til omgivelsen (pakkens tilkoblingspinner)
DetaljerDet matematisk-naturvitenskapelige fakultet. INF4431 Digital systemkonstruksjon
Side 1 UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i: INF4431 Digital systemkonstruksjon Eksamensdag: 7. desember 2011 Tid for eksamen: 9-13 Oppgavesettet er på 11 sider Vedlegg:
DetaljerOppgave 1 En 4-input Xilinx LUT med innhold 9009 (hex) realiserer en: A xor-xor-or B xor-xor-nand C xor-xor-nor D xor-xor-and E xor-xor-xor
Oppgave 1 En 4-input Xilinx LU med innhold 9009 (hex) realiserer en: Oppgave 2 PGA-teknologi A xor-xor-or B xor-xor-nand C xor-xor-nor D xor-xor-and E xor-xor-xor A orbindslinjer mellom LU er har vanligvis
DetaljerTELE2010A Digital Systemkonstruksjon
TELE2010A Digital Systemkonstruksjon Øving 3/2015 Del 1, Teller: Husk å arbeide i det lokale arbeidsområdet på disken. Kopier filene til serveren når dere er ferdig for å kunne bruke dem neste gang. max_tall
DetaljerLøsningsforslag til eksamen i INF2270
Løsningsforslag til eksamen i INF227 Oppgave 9 Omid Mirmotahari Oppgave 6 Dag Langmyhr. juni 24 Eksamen INF227 Sensorveiledning Oppgave 2 Kretsforenkling Hva er funksjonsuttrykket for Output gitt av A
DetaljerINF3430. Funksjoner og prosedyrer Standardbiblioteker Komplekse sekvensielle systemer
INF3430 Funksjoner og prosedyrer Standardbiblioteker Komplekse sekvensielle systemer Innhold Funksjoner og operatorer Prosedyrer Begrepet overload Biblioteker Package/package body Standard biblioteker
DetaljerINF3430/4430. Funksjoner og prosedyrer Standardbiblioteker Komplekse sekvensielle systemer
INF3430/4430 Funksjoner og prosedyrer Standardbiblioteker Komplekse sekvensielle systemer 2005-10-26 Agenda Funksjoner og operatorer Prosedyrer Begrepet overload Biblioteker Package/package body Standard
DetaljerINF3430/4430 Høsten Designflyt Utviklingsverktøyene Modelsim og Xilinx ISE
INF3430/4430 Høsten 2005 Designflyt Utviklingsverktøyene Modelsim og Xilinx ISE 1 Designflyt og verktøy...3 1.1 Designflyt for programmerbar logikk... 4 1.2 Verktøy benyttet i kurset... 6 2 Hvordan komme
DetaljerINF3430/4431. Funksjoner og prosedyrer Standardbiblioteker Komplekse sekvensielle systemer
INF3430/4431 Funksjoner og prosedyrer Standardbiblioteker Komplekse sekvensielle systemer Innhold Funksjoner og operatorer Prosedyrer Begrepet overload Biblioteker Package/package body Standard biblioteker
DetaljerINF 3430/4430. UNISIM, SIMPRIM og Vital-bibliotekene Xilinx Corelib Test og design for testbarhet
INF 3430/4430 UNISIM, SIMPRIM og Vital-bibliotekene Xilinx Corelib Test og design for testbarhet 14.11.2005 Agenda Xilinx UNISIM biblioteker Xilinx SIMPRIMS Xilinx Corelibs Vital-VHDL initiative towards
DetaljerVHDL En kjapp introduksjon VHDL. Oversikt. VHDL versus C(++)/Java
Oversikt VHDL En kjapp introduksjon Definisjoner Designparadigmer Generell VHDL-struktur Dataflow -beskrivelse Structural -beskrivelse Behaviour -beskrivelse Objekter /datatyper Operatorer Tips for syntese
DetaljerINF2270. Datamaskin Arkitektur
INF2270 Datamaskin Arkitektur Hovedpunkter Von Neumann Arkitektur ALU Minne SRAM DRAM RAM Terminologi RAM Signaler Register Register overføringsspråk Von Neumann Arkitektur John von Neumann publiserte
DetaljerUNIVERSITETET I OSLO
Eksamen i: UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet INF1400 Digital teknologi Eksamensdag: 29. november 2011 Tid for eksamen: Vedlegg: Tillatte hjelpemidler: Oppgavesettet er på
DetaljerINF1400 Kap4rest Kombinatorisk Logikk
INF4 Kap4rest Kombinatorisk Logikk Hovedpunkter Komparator Dekoder/enkoder MUX/DEMUX Kombinert adder/subtraktor ALU FIFO Stack En minimal RISC - CPU Komparator Komparator sammenligner to tall A og B 3
DetaljerSIE 4005, 8/10 (3. Forelesn.)
SIE 4005, 8/10 (3. Forelesn.) Andre forelesning: litt repetisjon 7.7 Arithmetic / Logic unit 7.8 The Shifter 7.9 Datapath representation 7.10 The control word 7.11 Pipelined datapath Tredje forelesning:
DetaljerINF3430/INF4431 Høsten Laboppgave 3 ASM Flytskjema Bruk av moduler i et system og design av tilstandsmaskin
INF3430/INF4431 Høsten 2011 Laboppgave 3 ASM Flytskjema Bruk av moduler i et system og design av tilstandsmaskin 1 Del 1. ASM flytskjema Oppgave 1. I denne oppgaven skal vi lage ASM-flytskjemaer for en
DetaljerUNIVERSITETET I OSLO
Side 1 av 8 UNIVERSITETET I OSLO et matematisk-naturvitenskapelige fakultet Eksamen i: INF3430/INF4430 igital systemkonstruksjon Eksamensdag: 6. desember 2007 Tid for eksamen: 9-12 Oppgavesettet er på
DetaljerINF3430. Fasit eksamen Høst 2009. Oppgave 1 6. Oppgave A B C D E 1 X X 2 X 3 X X 4 X X 5 X X 6 X
INF3430. Fasit eksamen Høst 2009. Oppgave 1 6. Oppgave A B C D E 1 X X 2 X 3 X X 4 X X 5 X X 6 X INF3430 Eksamen H09 VHDL besvarelse Oppgave 7: signal_values INF3430 - H09 1 INF3430 Eksamen H09 VHDL besvarelse
DetaljerKapittel 5 Tilstandsmaskin
Hovedpunkter Kapittel 5 Tilstandsmaskin Tilstandsmaskin Tilstandstabell Tilstandsdiagram Analyse av D flip-flop basert smaskin Reduksjon av antall er Tilordning av skoder Designprosedyre for smaskin basert
DetaljerOppsummering av digitalteknikkdelen
Oppsummering av digitalteknikkdelen! Følgende hovedtemaer er gjennomgått! Boolsk Algebra! von Neuman-arkitektur! Oppbygging av CPU! Pipelining! Cache! Virtuelt minne! Interne busser 09.05. INF 1070 1 Boolsk
DetaljerHØGSKOLEN I SØR-TRØNDELAG Avdeling for teknologi
HØGSKOLEN I SØR-TRØNDELAG Avdeling for teknologi Program for elektro- og datateknikk Kandidatnr: Eksamensdato: Lengd/eksamenstid: Emnekode: Emnenamn: Klasse: Studiepoeng: Faglerar: Forslag på svar for
DetaljerINF 3430/4430. UNISIM, SIMPRIM og Vital-bibliotekene Xilinx Corelib Test og design for testbarhet
INF 3430/4430 UNISIM, SIMPRIM og Vital-bibliotekene Xilinx Corelib Test og design for testbarhet 04.11.2007 Agenda Xilinx UNISIM biblioteker Xilinx SIMPRIMS Xilinx Corelibs Vital-VHDL initiative towards
DetaljerHøgskolen i Sør-Trøndelag Avdeling for teknologi
Høgskolen i Sør-Trøndelag Avdeling for teknologi Eksamensdato: 3. desember 2010 Program for elektro- og datateknikk Varighet: Emnekode: Emnenavn: 5 timer EDT304T Digital Systemkonstruksjon Studiepoeng:
DetaljerMAX MIN RESET. 7 Data Inn Data Ut. Load
UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i IN 240 çç Digital Systemkonstruksjon Eksamensdag: 6. desember 2000 Tid for eksamen: 9.00 ç 15.00 Oppgavesettet er p 5 sider. Vedlegg:
DetaljerF4 IN HDL. Yngve Hafting,
F4 IN2060 2018 HDL Yngve Hafting, yngveha@ifi.uio.no Formål Kort om emnet Emnet tar for seg prinsipper i digital design, som kombinatorisk og sekvensiell logikk, tilstandsmaskiner og digitale byggeblokker,
DetaljerIntel Core i7. Omid Mirmotahari 4
INF2270 Pipeline Hovedpunkter Oppsummering av én-sykel implementasjon Forbedring av én-sykel designet Introduksjon til pipelining Oppbygning av datapath med pipelining Intel Core i7 Omid Mirmotahari 4
DetaljerIN1020. Datamaskinarkitektur
IN1020 Datamaskinarkitektur Hovedpunkter Von Neumann Arkitektur BUS Pipeline Hazarder Intel Core i7 Omid Mirmotahari 4 Von Neumann Arkitektur John von Neumann publiserte i 1945 en model for datamaskin
DetaljerNotater: INF2270. Veronika Heimsbakk 10. juni 2014
Notater: INF2270 Veronika Heimsbakk veronahe@student.matnat.uio.no 10. juni 2014 Innhold 1 Binære tall og tallsystemer 3 1.1 Tallsystemer............................ 3 1.2 Konvertering...........................
DetaljerSIE 4005, 2/10 (2. Forelesn.)
SIE 4005, 2/10 (2. Forelesn.) Første forelesning: 7.1 Datapaths and operations 7.2 Register Transfer operations 7.3 Microoperations (atitm., logic, shift) 7.4 MUX-based transfer 7.5 Bus-based transfer
DetaljerINF3430/4430 Høsten Designflyt Utviklingsverktøyene Modelsim og Xilinx ISE
INF3430/4430 Høsten 2006 Designflyt Utviklingsverktøyene Modelsim og Xilinx ISE 1 Designflyt og verktøy...4 1.1 Designflyt for programmerbar logikk... 5 1.1.1.1 Design entry... 5 1.1.1.2 Register Transfer
DetaljerLØSNINGSFORSLAG 2006
LØSNINGSFORSLAG 2006 Side 1 Oppgave 1), vekt 12.5% 1a) Bruk Karnaughdiagram for å forenkle følgende funksjon: Y = a b c d + a b c d + a b cd + a bc d + a bc d + ab c d + ab cd ab cd 00 01 11 10 00 1 1
DetaljerINF3430/4430 Høsten Designflyt Utviklingsverktøyene Modelsim og Xilinx ISE
INF3430/4430 Høsten 2007 Designflyt Utviklingsverktøyene Modelsim og Xilinx ISE 1 Designflyt og verktøy... 4 1.1 Designflyt for programmerbar logikk... 5 1.1.1.1 Design entry... 5 1.1.1.2 Register Transfer
DetaljerTDT4160 Datamaskiner Grunnkurs 2008. Gunnar Tufte
1 TDT4160 Datamaskiner Grunnkurs 2008 Gunnar Tufte 2 I dag Kva er inni 8051, P4 og UltraSparc Digital logic level (start kapitel 3) VIKTIG MELDING Alle som har brukt NTNU-passord for AoC pålogging må skifte
DetaljerAvanserte byggeblokker (Maxfield kap.13 og 17)
Avanserte byggeblokker (Maxfield kap.13 og 17) Innhold: Kap 13: Embedded prosessorer (prosessorkjerner) Kap 17: Virtuelle komponenter (Intellectual Properties - IPs) INF3430 - H11 1 Organisering av kretskort
DetaljerOppsummering digital-teknikk, teknikk, INF2270
Oppsummering digital-teknikk, teknikk, INF227 Grovt sett kan digital-teknikk-delen fordeles i tre: Boolsk algebra og digitale kretser Arkitektur (Von Neuman, etc.) Ytelse (Pipelineling, cache, hukommelse,
DetaljerDagens temaer. Architecture INF ! Dagens temaer hentes fra kapittel 3 i Computer Organisation and. ! Kort repetisjon fra forrige gang
Dagens temaer! Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture! Kort repetisjon fra forrige gang! Kombinatorisk logikk! Analyse av kretser! Eksempler på byggeblokker! Forenkling
Detaljer4/2 enkel pipelining in 147, våren 1997 pipelining 1. Pipelining. når tema læreboka. 11/3 problemer
Pipelining når tema læreboka 4/2 enkel pipelining 6. 6.3 /3 problemer 6.4 6.7 in 47, våren 997 pipelining Time 6 P 7 8 9 2 2 A Task order A B C D Time 6 P 7 8 9 2 2 A Task order A B C D in 47, våren 997
DetaljerVLSI (Very-Large-Scale-Integrated- Circuits) it Mer enn porter på samme. LSI (Large-Scale-Integrated-Circuits)
Teknologier Repetisjon Sentrale temaer i kurset som er relevante for eksamen (Eksamen kan inneholde stoff som ikke er nevnt her) VLSI (Very-Large-Scale-Integrated- Circuits) it Mer enn porter på samme
DetaljerTFE4101 Krets- og Digitalteknikk Høst 2016
Norges teknisk naturvitenskapelige universitet Institutt for elektronikk og telekomunikasjon TFE40 Krets- og Digitalteknikk Høst 206 Løsningsforslag Øving 6 Teknologi-mapping a) Siden funksjonen T er på
DetaljerINF Test og design for testbarhet
INF 3430 Test og design for testbarhet Innhold Verifikasjon og testing Design for testbarhet Ad hoc forbedringer Strukturelt design for test Built-in self test Boundary scan (IEEE1149.1) INF3430 Side 2
DetaljerForelesning 4. Binær adder m.m.
Forelesning 4 Binær adder m.m. Hovedpunkter Binær addisjon 2 er komplement Binær subtraksjon BCD- og GRAY-code Binær adder Halv og full adder Flerbitsadder Carry propagation / carry lookahead 2 Binær addisjon
DetaljerIntel Core i7. Omid Mirmotahari 4
INF2270 Pipeline Hovedpunkter Oppsummering av én-sykel implementasjon Forbedring av én-sykel designet Introduksjon til pipelining Oppbygning av datapath med pipelining Intel Core i7 Omid Mirmotahari 4
DetaljerUNIVERSITETET I OSLO
Side 1 UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i: INF1400 Eksamensdag: Fredag 3. desember Tid for eksamen: kl. 14:30-18:30 (4 timer). Oppgavesettet er på side(r) 7 sider
DetaljerUNIVERSITETET I OSLO
Side 1 av 4 UNIVERSITETET I OSLO et matematisk-naturvitenskapelige fakultet Eksamen i: INF3430/INF4430 igital systemkonstruksjon Eksamensdag: 30. november 2005 Tid for eksamen: 9-12 Oppgavesettet er på
DetaljerDagens temaer. Dagens temaer er hentet fra P&P kapittel 3. Motivet for å bruke binær representasjon. Boolsk algebra: Definisjoner og regler
Dagens temaer Dagens temaer er hentet fra P&P kapittel 3 Motivet for å bruke binær representasjon Boolsk algebra: Definisjoner og regler Kombinatorisk logikk Eksempler på byggeblokker 05.09.2003 INF 103
DetaljerDesignflyt Utviklingsverktøyene Modelsim og Xilinx ISE
Designflyt Utviklingsverktøyene Modelsim og Xilinx ISE 1 Designflyt og verktøy...4 1.1 Designflyt for programmerbar logikk... 5 1.1.1.1 Design entry... 5 1.1.1.2 Register Transfer Level (RTL)-simulering...
Detaljer