FYS 3270(4270) Data-assistert konstruksjon av kretselektronikk (tidligere Fys 329) Fys3270(4270)

Transkript

1 FYS 3270(4270) Data-assistert konstruksjon av kretselektronikk (tidligere Fys 329)

2 Forelesere Jørgen Norendal, Universitetslektor Fieldbus International AS Jan Kenneth Bekkeng, Stipendiat Kosmisk fysikk

3 Internettsider

4 Agenda Mål/innhold Læreboken Forelesningene Laboratorieoppgavene Litt om utviklingen i elektronikken

5 Mål for kurset: Gi teoretiske og praktiske kunnskaper om datamaskinbaserte konstruksjons- og simuleringsmetoder for elektronikk

6 Innhold Beskrivelse av digital hardware i VHDL VHDL-VHSIC Hardware Description Language VHSIC - Very High Speed Integrated Circuit VHDL-simulering/verifisering av kretsbeskrivelser RTL-level (før syntese, teknologiuavhengig) Gate-level (etter syntese, teknologiavhengig) Programmerbar logikk PLD-Programmable Logic Device CPLD-Complex Programmable Logic Device FPGA-Field Programmable Gate Array Designflyt Syntese Laboratorieoppgaver på testkort med en Cypress CPLD

7 Læreboken Kevin Skahill VHDL for programable logikk ISBN: Meget realistisk og bra bok som Fokuserer på virkelige eksempler istedenfor teori Inkluderer design emner som tilstandsmaskiner, areal kontra hastighet, parametriserte komponenter, hierarki og biblioteker, pipelining, ressursdeling Bruker tallrike eksempler som gjennom syntese gir logiske gater (porter) Demonstrerer opsjoner for syntese, velge rett størrelse, plassering i logisk krets (CPLD/FPGA) (vi underviser ikke i "breakout exercise" og "problems") Boka har Warp software inkludert

8 Læreboken forts Svakhet Inneholder litt for lite om de mer abstrakte delene av VHDL som er viktige for simulering. Anbefalt tilleggsliteratur Peter J. Ashenden : The Designer's Guide to VHDL, 2nd Edition

9 Forelesningene Inkluderer mer av VHDL enn det som står i boken Spesielt deler av språket som er viktig for å bygge opp gode simuleringsomgivelser/vhdl testbenker Levende demonstrasjon av designflyt Bruk av verktøyene SpeedWave VHDL simulator Warp syntese og device fitting programvare Demonstrasjon av logikkanalysator Mange av eksemplene rettet mot lab. oppgavene

10 Laboratorieoppgavene 3(4) obligatoriske laboppgaver Laboppgavene utføres på eget testkort Hele designprosessen vektlegges

11 Utvikling i elektronikken Viktige forutsetninger Bruk av verktøy Prognoser Bruk av embedded prosessorer ASIC og FPGA ASIC-Application Specific Integrated Circuit FPGA-Field Programable Gate Array

12 Elektronikkens revolusjon

13 Integreterte kretser (størrelser) SSI <12 (Small Scale Integration) MSI (Medium Scale Integration) LSI (Large Scale Integration) VLSI (Very Large Scale Integration)

14 Programmerbar logikk PAL-Programammable Array Logic PLD-Programmable Logic Devices CPLD-Complex PLD FPGA-Field Programmable Gate Array

15 ASIC og FPGA/CPLD Kundespesifiserte kretser (ASIC) krever høyere volum Programmerbare kretser (FPGA/CPLD) blir stadig mer brukbare FPGA/CPLD enklere å bruke FPGA/CPLD stadig nærmere ASIC i pris og ytelse Stadig flere produkter bruker FPGA/CPLD Eksempler Altera (Apex, ApexII, Excalibur) Xilinx (Spartan IIE/III, Virtex E, Virtex II, Virtex Pro, Virtex Pro II) Cypress CY7C370I-serien (benyttes i laboppgaver)

16 Designmetoder for PAL og PLD Tegninger/skjemaer, Karnaughdiagram Meget tidkrevende Sannsynlighet for feil stor For PAL/PLD enkle språk som enkelt syntetiserer (fra ca. 1986) F.eks. CUPL, PALASM

17 Ulemper med skjemaer Kontrollogikk må designes ved hjelp av Karnaughdiagram eller lignende. Skjemaer er vanskelig å vedlikeholde Skjemaer må ha skriftlig dokumentasjon i tillegg Vanskelig med gjenbruk av design PLD design er vanskelig å integrere sammen med andre kretser for verifikasjon og simulering

18 Syntese Transformerer et design fra et relativt høyt abstraksjonsnivå (RTL) ned til et sett av Boolske ligninger (CPLD) eller en nettliste (FPGA) RTL = Register Transfer Level

19 VHDL og Verilog, bruk og historie (VHSIC-Very High Speed Integrated Circuit) HDL VDHL = IEEE 1076 og IEEE (syntese) Institute of Electrical and Electronics Engineers, Inc Verilog = IEEE 1364 VHDL vinner stadig større marked Begge språket har dessuten fått en analog utvidelse Samsimulering analogt/digitalt

20 Hvorfor VHDL? (fordeler) IEEE Standard Portabelt mellom forskjellige simulatorer og syntese verktøy Kraftig og fleksibelt Hierarki, beskrive mye, biblioteker etc Deviceuavhengig design Beskrivelsen er uavhengig av implementasjon Gjenbruk av kode Benchmarking Velge forskjellige arkitekturer og forskjellige synteseverktøy ASIC migrasjon Kan benytte samme kode som til CPLD/FPGA Kort Time to market

21 Hvorfor VHDL? Ulemper Du må gi opp kontrol av gate-level implementasjon kan unngås, men ikke direkte, mister da syntesefordelen Logisk implementasjon er ikke effektiv/optimal synteseverktøy har sine begrensinger Kvaliteten av syntese varierer fra verktøy til verktøy

22 Designe med VHDL Definèr design kravene Beskriv designet i VHDL Metodologi Hierarkiske/flate design Kodestil Funksjonell simulering med VHDL-simulator Verifiserer funksjonalitet Avdekker bugs tidlig Syntetisèr, Optimaliser og fit designet i valgt krets (Place and route for en FPGA) Post-layout simulering Simulèrer etter fitting (place and route) Verifiserer funksjonalitet og timing Programmèr kretsen

23 Designflyt I

24 Designflyt II

25

26 WARP VHDL syntese software Fitter software for PLD og CPLD Place og route software for bruk med FPGA Disse FPGA lages ikke mer På laben benyttes nyere versjon av Warp (og derfor er FPGA syntese og place and route tatt bort) JEDEC format simulator for funksjonell simulering av PLD og CPLD implementeringer Statisk timing analysator for bruk i place and route verktøy

27 Deviceuavhengig

28 Portabelt

29 Syntese prosess

30 Verktøybruk

31 Kortsiktige prognoser

32 Ledende halvleder produsenter

33

34

35

36

37

38 Bruk av embedded prosessorer