TDT4160 Datamaskiner Grunnkurs Gunnar Tufte

Transkript

1 1 TDT4160 Datamaskiner Grunnkurs 2011 Gunnar Tufte

2 2 Kapittel 4: Microarchitecture level

3 3 Ny Arkitektur: IJVM

4 4 Instruksjonsett Stack basert

5 5 Mikroprogramm SP = TOS + OPC shift ALU les frå C buss mem B buss 1: H <- TOS: 2: H + OPC, SP <- SHIFT

6 6 IJVM

7 7 Generell datamaskin minne Minne Programminne Dataminne

8 8 Minne: IJVM Dataminne MAR: Memory Address Register MDR: Memory Data Register PC: Program Counter MBR: Memory Buffer Register 2 register for data: H MDR Programminne

9 9 Minne i IJVM

10 10 Minne i IJVM

11 11 IJVM Stakk basert

12 12 IJVM Stakk basert

13 13 IJVM: MicrArch vs Instruction Set Architecture Instruksjonsset Micro Arkitektur Minnemodell

14 IJVM 14 Microarkitektur MIC1 Kva kan gjerast for å auke ytinga Mikroarkitektur MIC2 MIC3

15 15 IJVM: MicrArch vs Instruction Set Architecture Instruksjonsset: Minnemodell: MIC 1 MIC 2 ISA

16 16 Auka yting IJVM

17 IJVM 17 Mikroarkitektur implementasjon Detaljar for å utføre instruksjonssettet Ein gitt implementasjon har ein gitt yting ISA skal ikkje endrast Likt instruksjonset Lik minnemodell Program skal kunne utførast på alle mikroarkitekturar Kva kan gjerast for å auke ytinga? Endre ytinga Teknologi (prosess) Transistor implementasjon Digital design av komponentar Auke mengda logikk Endring Av arkitektur* * Komponentar og korleis dei er saman kopla

18 IJVM 18 Implementasjon Detaljar for å utføre instruksjonssettet Ein gitt implementasjon har ein gitt yting Endre ytinga Teknologi (prosess) Transistor implementasjon Digital design av komponentar Auke mengda logikk Endring Av arkitektur

19 IJVM 19 Implementasjon Detaljar for å utføre instruksjonssettet Ein gitt implementasjon har ein gitt yting Endre ytinga Teknologi (prosess) Transistor implementasjon Digital design av komponentar Auke mengda logikk Endring Av arkitektur

20 IJVM 20 Implementasjon Detaljar for å utføre instruksjonssettet Ein gitt implementasjon har ein gitt yting Endre ytinga Teknologi (prosess) Transistor implementasjon Digital design av komponentar Auke mengda logikk Endring Av arkitektur

21 IJVM 21 Implementasjon Detaljar for å utføre instruksjonssettet Ein gitt implementasjon har ein gitt yting Endre ytinga Teknologi (prosess) Transistor implementasjon Digital design av komponentar Auke mengda logikk Endring Av arkitektur

22 IJVM 22 Implementasjon Detaljar for å utføre instruksjonssettet Ein gitt implementasjon har ein gitt yting Endre ytinga Teknologi (prosess) Transistor implementasjon Digital design av komponentar Auke mengda logikk Endring Av arkitektur

23 IJVM 23 Implementasjon Detaljar for å utføre instruksjonssettet Ein gitt implementasjon har ein gitt yting Endre ytinga Teknologi (prosess) Transistor implementasjon Digital design av komponentar Auke mengda logikk Endring Av arkitektur

24 IJVM 24 Implementasjon Detaljar for å utføre instruksjonssettet Ein gitt implementasjon har ein gitt yting Endre ytinga Teknologi (prosess) Transistor implementasjon Digital design av komponentar Auke mengda logikk Endring Av arkitektur

25 IJVM 25 Implementasjon Detaljar for å utføre instruksjonssettet Ein gitt implementasjon har ein gitt yting Endre ytinga Teknologi (prosess) Transistor implementasjon Digital design av komponentar Auke mengda logikk Endring Av arkitektur Intel P4

26 IJVM 26 Implementasjon Detaljar for å utføre instruksjonssettet Ein gitt implementasjon har ein gitt yting Endre ytinga Teknologi (prosess) Transistor implementasjon Digital design av komponentar Auke mengda logikk Endring Av arkitektur Kva kan gjerast for å auke ytinga Auke mengda logikk Endring av arkitektur Intel P4

27 IJVM 27 Kva kan gjerast for å auke ytinga Auke mengda logikk og endring av arkitektur Endre datapath (meir effektiv) Instruction Fetch Unit Samleband Instruksjonskø Hurtigbuffer Redusere antall klokkeperiodar for instruksjon Kortare klokkeperiode Parallellisering (overlappe utførelse av instrukjsonar) Intel P4

28 Arkitektur: 28 Innfører A-buss Endrar datapath Samankopling av komponentar

29 Innfører 29 A-buss, endrar datapath Endrar datapath

30 IJVM 30 Innfører A-buss Endrar data path Samankopling av komponentar ALU operasjonar: To tilfeldige register Sparar ein microinstruksjon Ikkje H-reg som mellomlager Endringar i implementasjon Må innføre A-buss felt Microinstruksjon MIR-registeret Må skrive nytt microprogram Forskjelig antal microinst for instrulkjson A-buss kontroll bit

31 31 Får då: Tidlegare: Instruksjon: SP = TOS + OPC Addr shift ALU les frå C buss mem B buss 1: H <- TOS: xxx : H + OPC, SP xxx Med A-buss instruksjon: SP = TOS + OPC Addr shift ALU les frå C buss mem B buss A buss 1: SP = TOS + OPC: xxx OPC TOS

32 IJVM 32 Kva kan gjerast for å auke ytinga Auke mengda logikk og endring av arkitektur Endre datapath (meir effektiv) Instruction Fetch Unit Samleband Instruksjonskø Hurtigbuffer Redusere antall klokkeperiodar for instruksjon Kortare klokkeperiode Parallellisering (overlappe utførelse av instrukjsonar Intel P4

33 MicroProgramert 33 styreeining IJVM

34 IJVM: 34 Instruksjonsutførelse Hent instruksjon PC peikar på instruksjon Instruksjon i MBR MBR -> MPC Decode MPC peikar på adr. i control store Utfør instruksjon Sekvens av MIR oppdateringar Ferdig?

35 IJVM: 35 Instruksjonsutførelse Hent instruksjon PC peikar på instruksjon Instruksjon i MBR MBR -> MPC Decode MPC peikar på adr. i control store Utfør instruksjon Sekvens av MIR oppdateringar Oppdater PC PC <- adr. til neste instruksjon

36 36 Swap: opcod 0x5F swap1 : MAR = SP - 1, rd swap2 : MAR = SP swap3 : H = MDR, wr swap4 : MDR = TOS swap5 : MAR = SP 1, wr swap6 : TOS = H; Goto Main 1

37 37 Swap: opcod 0x5F MPC: 0x5F swap1 (0x5F): MAR = SP - 1, rd (Addr: 0x60, JAM: 0, Shif: 0, ALU: 0x36 (b-1), cbuss: 0x01 (SP), mem: 010 (rd), bbuss: 0x4 (SP) ) swap2 (0x60): MAR = SP swap3 (0x61): H = MDR, wr swap4 (0x62): MDR = TOS swap5 (0x63): MAR = SP 1, wr swap6 (0x00): TOS = H; Goto Main 1 (Hent neste instruksjon) Addr JAM shift ALU les frå C buss mem B buss XXXXXXXXX XXX XX XXXXXX XXXXXXXXX XXX XXXX

38 38 Hent neste instruksjon swap6 (0x01): TOS = H; Goto Main 1 (Hent neste instruksjon) 0x00: PC = PC +1, fetch Addr: 0x01, JAM : 0, Shift: 0, ALU: 0x35 (b + 1), cbuss: 0x04 (PC), mem: 001, bbuss: 0x04 (SP) Goto Main 1 Addr: 0x00 (ubetinga hopp i microkoden) Addr JAM shift ALU les frå C buss mem B buss XXXXXXXXX XXX XX XXXXXX XXXXXXXXX XXX XXXX

39 39 Hent neste instruksjon swap6 (0x00): TOS = H; Goto Main 1 (Hent neste instruksjon) Main1: 0x00: PC = PC +1, fetch, goto: 0XMBR 0x01: NOP (ingen lesing skriving av register), Addr: 0x01 : swap6 (0x00): TOS = H; Goto Main 1 (Alle instruksjonar avslutast slik) Addr JAM shift ALU les frå C buss mem B buss XXXXXXXXX XXX XX XXXXXX XXXXXXXXX XXX XXXX

40 40 I ein liten program snutt:

41 41 Under panseret program snutt: 1 ILOAD 2 PC = PC IADD 4 PC = PC ISTORE 6 PC = PC ILOAD 8 PC = PC BIPUSH 10 PC = PC IF_ICMPEQ (betinga hopp) L1 12 PC = Opdater PC 13 ILOAD 14 PC = PC BIPUSH 16 PC = PC ISUB 18 PC = PC ISTORE 20 PC = PC GOTO L2 22 PC = L2 23 BIPUSH L1 24 PC = PC ISORE 26 PC = PC XXXXX L2

42 42 Under panseret program snutt: 1 ILOAD 2 PC = PC IADD 4 PC = PC ISTORE 6 PC = PC ILOAD 8 PC = PC BIPUSH 10 PC = PC IF_ICMPEQ (betinga hopp) L1 12 PC = Opdater PC 13 ILOAD 14 PC = PC BIPUSH 16 PC = PC ISUB 18 PC = PC ISTORE 20 PC = PC GOTO L2 22 PC = L2 23 BIPUSH L1 24 PC = PC ISORE 26 PC = PC XXXXX L2

43 43 Flytte funksjonalitet til maskinvare: 1 ILOAD 2 PC = PC IADD 4 PC = PC ISTORE 6 PC = PC ILOAD 8 PC = PC BIPUSH 10 PC = PC IF_ICMPEQ (betinga hopp) L1 12 PC = Opdater PC 13 ILOAD 14 PC = PC BIPUSH 16 PC = PC ISUB 18 PC = PC ISTORE 20 PC = PC GOTO L2 22 PC = L2 23 BIPUSH L1 24 PC = PC ISORE 26 PC = PC XXXXX L2 PC = PC +1 ALU B-Buss C-Buss Brukar ressursar

44 44 Flytte funksjonalitet til maskinvare: 1 ILOAD 2 PC = PC IADD 4 PC = PC ISTORE 6 PC = PC ILOAD 8 PC = PC BIPUSH 10 PC = PC IF_ICMPEQ (betinga hopp) L1 12 PC = Opdater PC 13 ILOAD 14 PC = PC BIPUSH 16 PC = PC ISUB 18 PC = PC ISTORE 20 PC = PC GOTO L2 22 PC = L2 23 BIPUSH L1 24 PC = PC ISORE 26 PC = PC XXXXX L2 PC = PC +1 ALU B-Buss C-Buss Brukar ressursar Legg til logikk PC = PC + 1 PC = PC +1 Hopp

45 45 Flytte funksjonalitet til maskinvare: 1 ILOAD 2 IADD 3 ISTORE 4 ILOAD 5 BIPUSH 6 IF_ICMPEQ (betinga hopp) L1 7 PC = Opdater PC 8 ILOAD 9 BIPUSH 10 ISUB 11 ISTORE 12 GOTO L2 13 PC = L2 14 BIPUSH L1 15 ISORE 16 XXXXX L2 PC = PC +1 ALU B-Buss C-Buss Brukar ressursar Legg til logikk PC = PC + 1 Redusert med 11 gonger bruk av ALU B-Buss C-Buss PC = PC +1 Hopp

46 IJVM 46 Instruksjon 8 bit (1 byte) Minne grensesnitt 32 bit (4 Byte)

47 IJVM 47 Instruksjon 8 bit (1 byte) Minne grensesnitt 32 bit (4 Byte) Brukar 32 bit buss Hentar 8 bit 24 bit ubrukt

48 48 Flytte funksjonalitet til maskinvare: PC = PC +1 ALU B-Buss C-Buss Brukar ressursar Legg til logikk PC = PC + 1 PC = PC +1 Hopp

49 Instruction 49 Fetch Unit (IFU) For kvar instruksjon PC increment (ALU) PC peikar på neste instruksjon Operandar lest frå minne Operandar skrives til minne ALU operasjon, resultat lagra (ein eller anna plass Viss: Instruksjonar med ekstra operandar Kvar operand må hentast (1 Byte viss i programminne) Brukar PC dvs ALU

50 50 I ein liten program snutt: Operand Programminne innheld Opkode og Operand

51 Instruction 51 Fetch Unit (IFU) To moglege alternativ: 1: IFU tolkar opcode IFU avgjer antal ekstra operandar (ut frå opcode) Hentar operandar (fetch) Skriv operandar til register PC peikar på neste instruksjon Operandar lest frå minne Operandar skrives til minne ALU operasjon, resultat lagra (ein eller anna plass 2: Gjere instruksjonar kontinuerleg tilgjengelege for styreeining Kø med instruksjonar som skal utførast (8 og 16 bit)

52 Instruction 52 Fetch Unit Instruksjon 8 bit (1 byte) Minne grensesnitt 32 bit (4 Byte) Brukar 32 bit buss Hentar 8 bit 24 bit ubrukt

53 Instruction 53 Fetch Unit 2: Gjere instruksjonar kontinuerleg tilgjengelege for styreeining Kø med instruksjonar som skal utførast (8 og 16 bit)

54 Instruction 54 Fetch Unit IMAR Innført eige register for adressering av programminne (MAR ikkje okkupert til adressering av instruksjonar) Har lokal increment for sekvensiell utførelse Lastast frå C-buss ved hopp Kopi av PC

55 Instruction 55 Fetch Unit Innfører MBR2 MBR1: 8 bit MBR2: 16 bit

56 Instruction 56 Fetch Unit Shift register Kø av instruksjonar MBR1: 1 byte (først lest) Når MBR1 lest, last MBR1 med neste instruksjon MBR2: 2 byte (først leste) Neste to instruksjonar (operandar)

57 Instruction 57 Fetch Unit FSM MBR1: når MBR1 er lest MBR2 når MBR2 er lest Word fetched når 4 byte er lest frå minne til shift registeret Tilstand namn gir antal byte i shift registeret

58 58

59 Instruction 59 Fetch Unit (IFU) PC = PC + 1 i maskinvare IFU gjer PC increment Kø av instruksjonar Instruksjon i shift register (kø) To Byte operandar tilgjengeleg (også i kø) IMAR register mot minne

60 60 Auka yting IJVM: Parallellitet

61 61 Parallellitet (frå forelesing 4) Essensielt for å øke ytelse To typer: 1) Instruksjonsnivåparallellitet Fleire instruksjonar utføres samtidig (1 prosessor) Samleband Eks: Unødvendig at ALU er ledig mens CPU leser instruksjon Superskalaritet: Duplisering av CPU-komponenter 2) Prosessornivåparallellitet Ein prosessor er bra, fleire er betre?

62 62 Samleband (Pipelining) (frå forelesing 4)

63 63 Samleband (Pipelining) (frå forelesing 4) Fetch Decode Execute Dei tre prinsipielle stega i instruksjonutføring Lagar oss ein tretrinns styreeining 1: Fetch 2: Decode 3: Execute Kan startast uavhengig av kvarandre Raskare Enkle trinn Kortare tid

64 64 Samleband (Pipelining) MIC Gitt 5 steg, kvart steg tar en klokkesyklus Instruksjon 1: 5 klokkesyklusar Deretter: 1 instruksjon ferdig per klokkesyklus Kvifor er samleband raskare då? Klokkesyklusen kan gjerast mye kortare! 1/5 av arbeidet skjer kvar klokkesyklus Lengde på klokkesyklus bestemt av tregaste steg

65 65 Samleband (Pipelining) MIC Gitt 5 steg, kvart steg tar en klokkesyklus Instruksjon 1: 5 klokkesyklusar Deretter: 1 instruksjon ferdig per klokkesyklus Kvifor er samleband raskare då? Klokkesyklusen kan gjerast mye kortare! 1/5 av arbeidet skjer kvar klokkesyklus Lengde på klokkesyklus bestemt av tregaste steg

66 66 Samleband (Pipelining) MIC Fetch Decode Execute Dei tre prinsipielle stega i instruksjonutføring Lagar oss ein tretrinns styreeining 1: Fetch 2: Decode 3: Execute Kan startast uavhengig av kvarandre

67 67 Samleband (Pipelining) MIC Execute 3: Execute B bus (og A bus), register read ALU C bus, register write Kan startast uavhengig av kvarandre

68 IJVM 68 som eksempel Kva kan gjerast for å auke ytinga Auke mengda logikk og endring av arkitektur Instruction Fetch Unit Samleband Instruksjonskø Hurtigbuffer

69 69 Neste gong Tirsdag 18/10 IJVM samlebånd, hurtifbuffer Avslutte mikroarkitektur