Dagens temaer. Virtuell hukommelse. Sidetabell. Virtuell hukommelse (forts.)

Transkript

1 Dagens temaer Virtuell hukommelse Virtuell hukommelse (kapittel 9.9 i læreboken) Pentium-arkitekturen i mer detalj Ofte trenger et program/prosess mer RAM enn det som er tilgjengelig fysisk i maskinen Et program deler RAM med andre programmer og prosesser, bl.a: Operativsystemet Driver-rutiner Bakgrunnsjobber (f.eks utskrifter, filoverføring) Brukerprogrammer som kjøres samtidig Programmer som tilhører forskjellige brukere Virtuelt minne: RAM utvides med plass på harddisken, slik at et program kan adressere et større område som RAM enn det som faktisk er tilgjengelig. Siden data kan plasseres både i RAM eller på harddisken brukes begrepet logisk adresse istedenfor fysisk adresse om de lokasjoner som et program aksesserer INF INF 7 2 Virtuell hukommelse (forts.) RAM Maskinen må ha en mekanisme som gir en kobling mellom logiske (virtuelle) adresser og fysiske adresser e adresser Oversettelse mellom fysiske og logiske adresser Fysiske adresser i hurtigminnet en brukes for oversettelse mellom logisk og fysisk adresse: en inneholder adressen til starten på et sammenhengende minneområde med en kjent lengde eller en fildeskriptor (indeks på disken). adresse x x2 x4 x6 x8 x x2 x4... Fysisk adresse x x5 hdsd- hdsd-2 hdsd-6 x7 hdsd-3 hdsd-4... Harddisk INF 7 Diskadresser INF 7 4

2 Virtuelt minne kan implementeres enten som paging eller segmentation Paging: Hukommelsen organisert som en én-dimensjonal array hvor hver adresse i sidetabellen refererer til starten av et minneområde med fast lengde. En logisk adresse består da av to felter: Et sidenummer og et offset: Segmentation (to-nivå paging): Hukommelsen organisert som en to-dimensjonal array hvor den logiske adressen består av et blokknummer og en startadresse. en gir overgangen fra logisk til fysisk startadresse, og størrelsen på blokken. adresse Blokknummer startadresse adresse Sidenummer Fysisk adresse Rammenummer Blokk nummer startadresse Fysisk start adresse Blokkstørrelse Blokk nummer startadresse Fysisk startadresse Størrelse Sidenummer Rammenummer Fysisk adresse Fysisk startadresse INF INF 7 6 Segmentation versus paging Plassering av sider i RAM eller på disk Begge støtter virtuell hukommelse, dvs isolerer logisk og fysisk adresserom, slik at den fysisk hukommelse kan realiseres på ulike måter uten at dette er synlig for prosessoren. Med segmentation er det lettere for operativsystemet å holde ulike prosesser sine hukommelsesområder adskilt fra hverandre Segmentation er mer fleksibelt fordi ulike prosesser kan få tilpasset størrelsen på sine minneområder uavhengig av sidestørrelser (med paging er sidestørrelsen fast, med segmentation settes den uavhengig for hver side). Segmentation er mer komplisert å implementere, og krever mer hardware. Virtuelt minne har samme utfordring som cache: Man må bestemme hva som skal ligge i RAM (liten og rask), og hva som skal ligge på disk (stor og langsom). Forskjellen mellom aksesstid for RAM og harddisk er enda større enn mellom RAM og cache; opptil til ganger (nanosekunder vs millisekunder Kostnaden ved page fault, (at en side ikke finnes i hurtigminnet) er svært stor. For å redusere omfang og konsekvens av page fault må man: Bruke stor nok sidestørrelse (f.eks 4 KB). Små sidestørrelser gir hyppigere page fault Bruke full asossiativ plassering av sider i det fysiske adresserommet slik at minnet utnyttes best mulig Bruke write-back istedenfor write-through INF INF 7 8

3 Gjenfinning av sider For å redusere sjansen for page fault brukes nesten alltid full assosiativ plassering: Når en ny blokk hentes inn fra harddisken kan den plasseres på en vilkårlig ledig plass i RAM. For å finne og plassere en bestemt blokk fysisk bruker man en komplett sidetabell slik at man slipper et fullt søk hver gang. en gi mulighet for å finne Hva den fysiske adressen er gitt den logiske Informasjon om innholdet på en gitt fysisk adresse tilsvarer den logiske (for å finne ut om man må lese inn en ny side fra disk eller ikke). Dette kan angis med ett enkelt valid-bit som ved oppstart er Hva skjer ved page fault? Hvis riktig side ikke finnes i det fysiske minnet skjer følgende: ) Programmet som har bedt om å få lese fra en logisk adresse som ikke finnes RAM gir fra seg kontrollen til operativsystemet. 2) Operativsystemet leser en intern datastruktur for å finne ut hvor den aktuelle siden ligger på harddisken (hvilken side den skal lese finnes i sidetabellen). 3) Hvis det ikke er ledig plass, må en fysisk side kastes ut fra RAM (eventuelt skrives tilbake til disk) på tilsvarende måte som ved cache 4) en oppdateres slik at den peker til riktig fysisk side. en ligger i en egen kalt MMU (Memory Management Unit) og er som regel bygget opp av statisk RAM og må ha en linje for hver side som finnes. 5) Det fysiske minnet oppdateres med riktig innhold fra harddisken. 6) Kontrollen gis tilbake fra operativsystemet til programmet som gav det fra seg slik at eksekveringen kan fortsette INF INF 7 Hvordan velge ut sider som kan overskrives Write-back eller write-through? Mest vanlig: Least Recently Used (LRU), fordi sjansen er størst for at denne ikke lenger er i bruk LRU implmenteres ved et eget bit som settes når blokken aksesseres, og som nullstilles ved jevne mellomrom for at sider ikke skal ligge evig. Operativsystemet inneholder en tabell over sidene sortert etter når LRU-bitet sist ble nullstilt. Listen over sider som er kandidater for å bli kastet ut kan også sorteres etter FIFO-prinsippet, dvs etter hvor lenge siden de ble hentet inn fra disk, uavhengig av når de sist ble aksessert. Hvis en side kun er lest (f.eks ren programkode) kan siden bare overskrives når den skal erstattes. Hvis den er modifisert, må man først skrive den siden som skal erstattes tilbake til disken før den nye kan hentes inn. Write-through : Brukes sjelden fordi skriving til harddisk er meget langsomt og vil gir dårlig ytelse (hver skriving til RAM vil også medføre skriving til harddisk) Mest vanlig er write-back som oppdaterer siden på harddisken kun ved en page fault For raskt å finne ut om en side er skrevet til eller ikke, brukes et eget bit (dirty bit) i sidetabellen. Settes til hvis det er skrivet til siden, ellers. Siden sidetabellen lagres i vanlig RAM, medfører oppslag i RAM to oppslag: Først i sidetabellen, og deretter i det fysiske minnet (ser bort fra eventuell page fault). For å øke hastigheten bruker man en egen cache som innehlder de mest brukte sidene fra sidetabellen. Denne cachen kalles ofte for Translation Lookaside Buffer (TLB) INF INF 7 2

4 Eksempel på virtuelt minne med TLB Pentium-familien: Historisk oversikt TLB TLB må også inneholde dirty bit for å indikere at det må gjøres write-back. (TLB er som vanlig cache) er enten fullt assosiativ (ved små TLB) eller setassosiativ. side/blokknummer V a lid V a lid Tag TLB Fysisk sideadresse/ diskadresse Fysisk sideadresse Fysisk minne Disk Pentium 4 er bakover-kompatibel til 888 Itanium er neste generasjons 64-bit Pentium (IA-64) og vil ikke være bakover-kompatibel Prosessor DX 8486 Pentium Pentium Pro Pentium II Pentium III Pentium 4 År MHz,8, Multimedia og flyttallsforbedring 3-24 Antall transistorer Adresse rom 64 KB 6 KB 64 KB MB 6 MB Bussbredde data 4 bit 8 bit 6 bit 6 bit 6 bit 32 bit 32 bit Første µ- prosessor på én chip Første 8 bits µ -prosessor Første generelle CPU på én chip Første 6-bits CPU på en chip Minnebeskyttelse tilgjengelig Første 32-bits CPU Innebygget 8 KB cache 2 pipeliner Kommentar 2-nivå cache innebygget Pentium Pro + MMX Pentium II + fpinstruksjoner for 3D grafikk INF INF 7 4 Pentium 4 Blokkdiagram for Pentium III/4 CISC-arkitektur med superskalar pipelining Full 32-bits prosessor (data og minne), interne datapaths på 28 og 256 bit Buss-interface Støtter 64-bits dataoverføring og SIMD (single instruction multiple data) Bruker 36-bit til adresser slik at maksimalt 6 kan adresseres. Inneholder 8 32-bits registre, 8 8-bits flyttalls registre og 8 28-bits flyttalls registre + MMX og SSE (SIMD) registre 2-nivå cache:. nivå med 8 KB for data og 8 KB for instruksjoner (4-veis set assosiativ) 2. nivå med 52 KB for både instruksjoner og data (8-veis set assosiativ) To prosessorer kan dele felles minne Kan gjøre prediksjon som spenner over flere hopp ad gangen Overføringshastigheten mellom L og L2 er 48 Gigbytes/sekund Nivå- data-cache TLB 8 KB MMU adresse oversettelse Kontroll Mikrokode ROM Nivå- instruksjons-cache 8 KB MMU adresse oversettelse Pre-fetch buffere vpipe dekoding upipe dekoding CPU-registre TLB BTB BPL Flyttalls pipeline INF INF 7 6

5 RISC tillater kun én lengde på alle maskinspråk-instruksjoner for å kunne utnytte piplining fullt ut CISC har ikke dette kravet, noe som gjør det enklere å støtte maskinspråkinstruksjoner med variabel lengde Støtte for maskinspråk-instruksjoner med variabel lengde er nødvendig for Pentium å kjøre 8-, 6- og 32-bits kode om hverandre. I Pentium kan det derfor kreves mer enn én klokkesykel for å hente inn en instruksjon fra hurtig-minnet. Mikrokode-en er en CPU i CPU en som tolker makinspråkinstruksjonene og splitter dem opp i mindre uavhengige mikro-instruksjoner. Mikroinstruksjonene kan pipelines på samme måte som i de fleste RISCarkitekturer, og i flere parallelle pipeliner (superskalar). Fetch/Decode, Decode/Execute og Retire utgjør tilsammen en 3 trinns høynivå pipeline. ROB inneholder informasjon om delvis eksekverte instruksjoner som av en eller annen grunnen venter på å blir ferdige. Nivå I-cache Fetch/Decode Til nivå-2 cache Buss-interface Dispatch/Execute Mikro-operation pool (ROB) Til lokalbuss Nivå D-cache Retire Pipeline-retning INF INF 7 8 Nivå cache Fetch/Decode henter instruksjoner og splitter dem opp i mikro-instruksjoner som lagres i ROB (klare til å legges i Execute). Fetch/Decode IFU Cache-line fetcher Neste IP Dispatch/Execute eksekverer mikro-instruksjoner som er lagret i ROB. Retire-en fullfører eksekveringen av hver mikro-instruksjon og oppdaterer registre i henhold til hvilken instruksjon det er snakk om. Instruksjoner plasseres i ROB i riktig rekkefølge, men kan stokkes om før eksekvering, og sendes til Retire-en i riktig rekkefølge. Fetch/Decode-en er internt organsiert som en 7-trinns pipeline skalar pipeline en IFU IFU2 ID Instruksjonslengdedekoder Instruksjonsalignment 2 Dynamisk hoppprediktor Mikro-instruksjons sekvenser Dispatch/Execute og Retire-en inneholder en 5 trinns pipeline tilsammen Dispatch/Execute-en består av to er (kalt U og V, eller MMX og Heltall) som kan eksekvere instruksjoner i parallell. En tredje pipelinet eksekverings brukes til flyttall ID Mikro-instruksjons kø-sorterer Statisk hoppprediktor Totalt gir dette Pentium III en 2-trinns pipeline (P4 har 2-trinns pipeline) RAT Register-allokator ROB INF INF 7 2

6 MMX-eksekvering IFU: Instruksjoner hentes fra instruksjons-cachen IFU: Analyserer byte-strømmen for å finne starten på neste instruksjon. Dispatch/Execute Port Flyttalls-eksekvering Heltalls-eksekvering IFU2: Sorterer instruksjonen (av variabel lengde) slik at den lett kan dekodes. ID: Start på dekoding: en Reservasjons stasjon MMX-eksekvering Flyttalls-eksekvering Ovesettelse til mikro-instruksjoner (3 i parallel) Hver mikroinstruksjon inneholder opcode, to source-registre og ett destinasjonsregister ID: Mikro-instruksjonene legges i en kø Til/fra ROB Port Port 2 Heltalls-eksekvering Load - Betingede hopp detekteres. Dynamisk prediksjon bruker 4 bit RAT: Tilording til registre (nødvendig fordi gammel x86 kode kan kreve spesielle registre) Port 3 Store - Port 4 Store INF INF 7 22 Reservasjonsstasjonen kan innholde opptil 2 mikroinstruksjoner som venter på å bli utført. Opptil 5 mikroinstruksjoner kan eksekveres samtidig Mikroinstruksjonene kan eksekveres i en annen rekkefølge enn den som er gitt av hovedinstruksjonen. En kompleks algoritme holder styr på hvilke mikroinstruksjoner som skal eksekveres til hvilken tid og på hvilken port. Retire-en sender reultatet av mikroinstruksjonen til rikig register, eller til andre eksekveringser i Dispatch/Execute blokken. Retire-en holder styr på instruksjoner som er satt i gang ved spekulativ -eksekvering. Instruksjoner kommer ferdig utført fra Retire-en i samme rekkefølge som de ble sendt inn i Fetch/Decode-en Hasarder og registeravhengigheter løses i reservasjonsstasjonen. Når en mikroinstruksjon er ferdig eksekvert, sendes den tilbake til reservasjonsstasjonen og så tilbake til ROB for tilslutt å sendes til Retireen INF INF 7 24

7 Instruksjonssettet til Pentium II/III Instruksjonssettet til Pentium II/III/4 er nesten identisk med 8486, Pentium og Pentium Pro sine instruksjons-sett. Pentium II/III prosessoren kan eksekvere instruksjoner i tre modi: Real mode: Prosessoren oppfører seg som en 888 (!) Siden Pentium II/III er en CISC-arkitektur som også støtter 8- og 6-bits kode, blir instruksjonsformatet lapskaus-lignenede: -2 byte - byte - byte -4 byte -4 byte Prefix Opcode Mode Sib Displacement Immediate Hvis et program kræsjer, kræsjer hele maskinen (opeativsystemet har ingen kontroll) Virtual 886 mode (system management mode): Protected mode: Muliggjør kjøring av 888-programmer, men operativsystemet har kontroll. Programmer som startes fra et MS-DOS-vindu kjøres i denne modus. Fungerer som en Pentium II/III/4 prosessor INF 7 25 Instruction Byte/word Hvilken operand er source? MOD REG R/M Adresseringmodus INF 7 Scale Index Base Adresseringsinfo 26 Pentium II/III/4 bruker i 32-bits følgende adresserings-modi: Oppsummering Umiddelbar Direkte Register Register indirekte Indeksert Array-element-indeksering Ikke alle adresseringsmodi er tilgjengelig for alle instruksjoner, eller hvis prosessoren kjører 8- eller 6-bits kode. Ved indeksert adressering, må instruksjonen inneholde informasjon (MOD-feltet) om koden er 8-, 6- eller 32-bit for korrekt indeksering. Pentium II/III/4 inneholder instruksjoner som egentlig er 888-instruksjoner, og som bare er der pga kravet om bakover-kompatibilitet Pentiums hovedproblem er kravet om bakover-kompatibilitet. Inneholder få registre og trenger derfor ofte minneaksess som er svært langsomt. Få registre lager mange interne avhengigheter som søkes løst gjennom midlertidige registre og lang pipeline. Neste generasjon Pentium (IA-64) starter fra bunnen: 64-bits RISC-ariktektur Fast instruksjonsformat bits registre Direkte støtte for 3-veis parallel-eksekvering Prediktiv og betinget eksekvering Spekulativ lasting Software pipelining INF INF 7 28