Dagens temaer. Dagens temaer er hentet fra Englander kapittel 12 side (2. utgave), side (3. utgave)

Transkript

1 Dagens temaer Dagens temaer er hentet fra Englander kapittel 12 side (2. utgave), side (3. utgave) Pentium familien med vekt på Pentium II/III/4 Neste generasjon Intel: Itanium IA64 PowerPC arkitekturen INF 103 1

2 Pentium-prosessoren Historisk oversikt over Pentium-familien. Mikrokode-arkitektur i Pentium ISA-arkitektur i Pentium Instruksjonssettet INF 103 2

3 Historisk oversikt over Intels prosessorfamilier Prosessor År MHz Antall transistorer Adresse rom Bussbredde data Kommentar , KB 4 bit Første µ- prosessor på én chip , KB 8 bit Første 8 bits µ - prosessor KB 16 bit Første generelle CPU på én chip MB 16 bit Første 16-bits CPU på en chip MB 16 bit Minnebeskyttelse tilgjengelig DX GB 32 bit Første 32-bits CPU GB 32 bit Innebygget 8 KB cache Pentium GB 64 bit 2 pipeliner Pentium Pro GB 64 bit 2-nivå cache innebygget Pentium II GB 64 bit Pentium Pro + MMX Pentium III GB 64 bit Pentium II + fpinstruksjoner for 3D grafikk Pentium GB 64 bit Multimedia og flyttalls-forbedring INF 103 3

4 Noen fremtidige prosessorer fra Intel Internt prosjektnavn Willamette Tanner Cascades Itanium Kinley Prosessor Pentium P4, L2 cache internt på CPUen Pentium III Xeon (Luksusutgave av Pentium III) Pentium 0.18 µm, L2 cache på CPUen P7, første IA-64, 0.18 µm med L2 cache på CPUen 1 GHz, forbedret Merced med kobberledere Foster Madison Forbedret Pentium III, IA-32 Forbedret Kinley, IA-64, 0.13 µm Pentium III/4 er bakover-kompatibel med tidligere prosessorer tilbake til 8088 Itanium er neste generasjons 64-bit Pentium (IA- 64) og vil ikke være bakover-kompatibel med Pentium III/4 og tidligere prosessorer INF 103 4

5 Pentium III CISC-arkitektur med pipelining Full 32-bits prosessor (data og minne) Bruker 36-bit til adresser slik at maksimalt 64 GB kan adresseres. Inneholder 8 32-bits registre, 8 80-bits flyttalls registre og bits flyttalls registre + noen spesialregistre Superskalar (parallelle pipeliner) 2-nivå cache: 1. nivå med 8 KB for data og 8 KB for instruksjoner 2. nivå med 512 KB for både instruksjoner og data To prosessorer kan dele felles minne INF 103 5

6 Pentium 4 CISC-arkitektur med super-skalar pipelining Full 32-bits prosessor (data og minne) Støtter 256-bits dataoverføring. Bruker 36-bit til adresser slik at maksimalt 64 GB kan adresseres. Inneholder 8 32-bits registre, 8 80-bits flyttalls registre og bits flyttalls registre + noen spesialregistre 2-nivå cache: L1: to stykker på hhv. 8 KB for data og 8 KB for instruksjoner L2: 512 KB som betjener begge L1-cache ne 256 bits buss mellom L2 og L1 datacache To prosessorer kan dele felles minne INF 103 6

7 Mikroarkitektur RISC CISC Maskinspråk Maskinspråk Mikrokode Datapath Datapath I CISC splittes assemblerspråkinstruksjoner opp i mikrokode-instruksjoner. I RISC er assemblerspråk-instruksjonene allerede spilttet opp. Pentium III/4 har et ytre CISC-skall med en indre RISC-kjerne INF 103 7

8 RISC tillater kun én lengde på alle maskinspråkinstruksjoner for å kunne utnytte piplining fullt ut, mens CISC tillater variabel instruksjonslengde. Støtte for maskinspråk-instruksjoner med variabel lengde er nødvendig for Pentium å kjøre 8-, 16- og 32- bits kode (bakoverkompatibilitet) om hverandre. Antall CISC instruksjoner på Pentium prosessor - familien er steget fra 111 (8086) til 465 (P4) I Pentium kan det derfor kreves mer enn én klokkesykel for å hente inn en instruksjon fra hurtigminnet. Mikrokode-enheten er en CPU i CPU en som tolker maskinspråk-instruksjonene og splitter dem opp i mindre uavhengige mikro-instruksjoner. Mikroinstruksjonene kan pipelines på samme måte som i de fleste RISC-arkitekturer, og i flere parallelle pipeliner (superskalar) INF 103 8

9 Hopp-prediksjon (1) Det er tidligere vist at pipelining kan være suboptimal ved hopp-instruksjoner. Desto flere trinni en pipeline, desto verre er det å bomme på hva som er den faktiske neste instruksjonen som skal eksekveres. For å redusere effekten av dette problemet gjøres to ting i Pentium: Spekulativ eksekvering Mer intelligent antagelse om hoppet faktisk utføres eller ikke. Spekulativ eksekvering betyr at man eksekverer i parallell instruksjonene både ved hopp og ikke-hopp, og kaster det som var galt når hopp-betingelsen er korrekt beregnet. Spekulativ eksekvering setter begrensninger på antall nestede hopp-instruksjoner (man kan ikke kjøre mange parallelle instruksjonssekvenser) INF 103 9

10 Hopp-prediksjon (2) Ved hopp-prediksjon prøver man å forutsi om resulatet av testet blir hopp eller ikke Statisk prediksjon: Hopper alltid (mer enn 50% korrekt) Hopper aldri Avhengig typen hopp-instruksjon (mer enn 75 % korrekt) Dynamisk prediksjon: Samler historisk informasjon om eksekvering av hopp-instruksjonen Ved kun å se ett steg tilbake vil man alltid feile to ganger ved løkker: En gang ved starten og en gang ved avslutning Ved å se på oppførsel de to foregående gangene unngår man dette. Info om starten på neste instruksjon ved hopp i en history-tabell for å slippe å beregne hele hoppinstruksjonen for finne adressen INF

11 Hopp-prediksjon (3) 2-bits dynamisk hopp-prediskjon kan representeres ved et tilstandsdiagram: Predict taken Not taken Taken Predict taken Taken Predict not taken Not taken Taken Not Taken Predict not taken INF

12 Blokkdiagram for Pentium III Buss-interface Nivå-1 data-cache 8 KB TLB MMU adresse oversettelse Nivå-1 instruksjons-cache 8 KB MMU adresse oversettelse TLB Branch Target Buffer Kontroll enhet Pre-fetch buffere Branch Prediction Logic Mikrokode ROM vpipe dekoding upipe dekoding Flyttalls pipeline CPU-registre INF

13 Til nivå-2 cache Til lokalbuss Buss-interface Nivå 1 I-cache Nivå 1 D-cache Fetch/Decode enhet Dispatch/Execute enhet Retire enhet Mikro-operation pool (ROB) Pipeline-retning Fetch/Decode, Decode/Execute og Retire utgjør tilsammen en 3 trinns høynivå pipeline. ROB er et register-ringbuffer som inneholder informasjon om delvis eksekverte instruksjoner som av en eller annen grunnen venter på å blir ferdige INF

14 Fetch/Decode henter instruksjoner og splitter dem opp i mikro-instruksjoner som lagres i ROB (klare til å legges i Execute). Dispatch/Execute eksekverer mikro-instruksjoner som er lagret i ROB. Retire-enheten fullfører eksekveringen av hver mikroinstruksjon og oppdaterer registre i henhold til hvilken instruksjon det er snakk om. Instruksjoner plasseres i ROB i riktig rekkefølge, men kan stokkes om før eksekvering, og sendes til Retireenheten i riktig rekkefølge. Fetch/Decode-enheten er internt organsiert som en 7- trinns pipeline skalar pipeline Dispatch/Execute og Retire-enheten inneholder en 5 trinns pipeline tilsammen Dispatch/Execute-enheten består av to enheter (kalt U og V, eller MMX og Heltall) som kan eksekvere instruksjoner i parallell. En tredje pipelinet eksekveringsenhet brukes til flyttall Totalt gir dette Pentium III en 12-trinns pipeline INF

15 Fetch/Decode enheten Nivå 1 cache IFU0 Cache-line fetcher Neste IP IFU1 Dynamisk hoppprediktor IFU2 Instruksjonslengdekoder Instruksjonsalignment ID Mikro-instruksjons sekvenser ID1 Mikro-instruksjons kø-sorterer Statisk hoppprediktor RAT Register-allokator ROB INF

16 IFU0: Instruksjoner hentes fra instruksjons-cachen IFU1: Analyserer byte-strømmen for å finne starten på neste instruksjon. IFU2: Sorterer instruksjonen (av variabel lengde) slik at den lett kan dekodes. ID0: Start på dekoding: Ovesettelse til mikro-instruksjoner (3 i parallel) Hver mikroinstruksjon inneholder opcode, to source-registre og ett destinasjonsregister ID1: Mikro-instruksjonene legges i en kø Betingede hopp detekteres. Dynamisk prediksjon bruker 4 bit RAT: Tilording til registre (nødvendig fordi gammel x86 kode kan kreve spesielle registre) INF

17 Dispatch/Execute enheten MMX-eksekvering Flyttalls-eksekvering Port 0 Heltalls-eksekvering Reservasjons stasjon Port 1 MMX-eksekvering Flyttalls-eksekvering Heltalls-eksekvering Til/fra ROB Port 2 Load -enhet Port 3 Store -enhet Port 4 Store -enhet INF

18 Reservasjonsstasjonen kan innholde opptil 20 mikroinstruksjoner som venter på å bli utført. Opptil 5 mikroinstruksjoner kan eksekveres samtidig Mikroinstruksjonene kan eksekveres i en annen rekkefølge enn den som er gitt av hovedinstruksjonen. En kompleks algoritme holder styr på hvilke mikroinstruksjoner som skal eksekveres til hvilken tid og på hvilken port. Hasarder og registeravhengigheter løses i reservasjonsstasjonen. Når en mikroinstruksjon er ferdig eksekvert, sendes den tilbake til reservasjonsstasjonen og så tilbake til ROB for tilslutt å sendes til Retire-enheten INF

19 Retire-enheten sender reultatet av mikroinstruksjonen til rikig register, eller til andre eksekveringsenheter i Dispatch/Execute blokken. Retire-enheten holder styr på instruksjoner som er satt i gang ved spekulativ -eksekvering. Instruksjoner kommer ferdig utført fra Retireenheten i samme rekkefølge som de ble sendt inn i Fetch/Decode-enheten INF

20 Pentium P4 Foreløpig siste versjon av den gamle Pentium-familien med klokkehastigheter opp til 3.3 GHz. Pipelinen har økt i lengde til 20 trinn Hopp-prediksjons tabellen (BTB) er en 4-veis mengde-assoisiatv 512-linjers cache. Når programmet kommer til en hoppinstruksjon sjekkes BTB og avgjørelse om neste instruksjon hentes herfra. Hvis BTB er tom gjøres statisk hopp-prediksjon: Ved hoppadresser som ikke er relative til programteller gjøres hopp ved return og ellers ikke. Ved betingede hopp bakover, hopper man (typisk oppførsel ved løkker) Ved betingede hopp forover hopper man ikke. Etter eksekvering av hoppet oppdateres BTB INF

21 Itanium IA-64 (1) Helt ny arkitektur som er resultat av et samarbeid mellom HP og Intel, og som er brudd med den gamle Pentium familien. Ren RISC-arkitektur fra bunnen av. Ikke lenger bakover-kompatibilitet til Pentium-familien Eksplisitte maskinspråk-instruksjoner for parallelleksekvering som beregnes ved compile-time istedenfor ved run-time. Et eget felt i maskinspråk-instruksjonen sier om den kan eksekveres i parallell, og dette benyttes av CPU en ved run-time. Hver instruksjon inneholder referanse til et 1-bits predikatregister som sier om instruksjonen skal utføres eller ikke. Brukes til å parallelleksekvere f.eks ifsetninger INF

22 Itanium IA-64 (2) Stort antall registre: 128 generelle 64-bit registre og bits flyttallsregistre, pluss 64 1-bits predikatregistre. 3-nivå cache: L1: 16 kb I-cache + 16 kb D-cache L2: 96 kb L3: 4 MB 8 eller flere parallelle eksekveringsenheter Dedikerte ekskveringsenheter til ulike instruksjonstyper. Utfører spekulativ lasting av data: Laster inn så tidlig som mulig fra hukommelsen inn i registre data som vi tror vi får bruk fordi: Slipper å vente når man faktisk trenger data Mer effektivt å laste blokker fremfor enkeltord ad gangen. Støtte for software-pipelining: Kjører pipelining av høynivå-språk instruksjoner i løkker der hvor det ikke er mulig å eksekvere i parallell INF

23 Instruksjonssettet til Pentium II/III Instruksjonssettet til Pentium II/III er nesten identisk med 80486, Pentium og Pentium Pro sine instruksjonssett. Pentium II/III prosessoren kan eksekvere instruksjoner i tre modi: Real mode: Prosessoren oppfører seg som en 8088 (!) Hvis et program kræsjer, kræsjer hele maskinen (opeativsystemet har ingen kontroll) Virtual 8086 mode: Muliggjør kjøring av 8088-programmer, men operativsystemet har kontroll. Programmer som startes fra et MS-DOS-vindu kjøres i denne modus. Protected mode: Fungerer som en Pentium II prosessor INF

24 Siden Pentium II/III er en CISC-arkitektur som også støtter 8- og 16-bits kode, blir instruksjonsformatet lapskaus-lignenede: 0-5 byte 1-2 byte 0-1 byte 0-1 byte 0-4 byte 0-4 byte Prefix Opcode Mode Sib Displacement Immediate Instruction Byte/word Hvilken operand er source? MOD REG R/M Adresseringmodus Scale Index Base Adresseringsinfo INF

25 Pentium II/III bruker i 32-bits følgende adresseringsmodi: Umiddelbar Direkte Register Register indirekte Indeksert Array-element-indeksering Ikke alle adresseringsmodi er tilgjengelig for alle instruksjoner, eller hvis prosessoren kjører 8- eller 16- bits kode. Ved indeksert adressering, må instruksjonen inneholde informasjon (MOD-feltet) om koden er 8-, 16- eller 32-bit for korrekt indeksering. Pentium II/III nneholder instruksjoner som egentlig er 8088-instruksjoner, og som bare er der pga kravet om bakover-kompatibilitet INF

26 Oppsummering Pentiums hovedproblem er kravet om bakoverkompatibilitet. Inneholder få registre og trenger derfor ofte minneaksess som er svært langsomt. Få registre lager mange interne avhengigheter som søkes løst gjennom midlertidige registre og lang pipeline. Neste generasjon Pentium (IA-64) starter fra bunnen: 64-bits RISC-ariktektur Fast instruksjonsformat bits registre Direkte støtte for 3-veis parallel-eksekvering Prediktiv og betinget eksekvering Spekulativ lasting Software pipelining INF

27 Power PCprosessoren Historisk oversikt over PowerPC. Blokkdiagram Instruksjonssettet Oppsummering PowerPC-familien INF

28 Historisk oversikt over PowerPC prosessorfamilien Prosessor År MHz Antall transistorer Adresse rom Bussbredde data Kommentar RISC-prototyp POWERkompatibel GB 64 bit 603/603e / GB 64 bit For note-book og billige desk-top er 604/604e / GB 64 bit Desktop og billige servere 740/750 (G 3) GB 64 bit Kraftige servere 7400 (G 4) GB 64/128 bit Apple G4 Selv om Power PC-arkitekturen baserer seg på tidligere prosessorfamilier fra Motorola (M 68x00- serien) og IBM POWER RISC-arkitekturen, er det ingen tilsvarende bakover-kompatibilitet PowerPC har alle de kjennetegn som en ren RISCprosessor har: mange registre, lite instruksjonssett, fast instruksjonslengde. Som Pentrium-familien er den superskalar INF

29 Blokkdiagram for PowerPC 740/750 (G3) Instruksjons-cache 32 KB 128-bits L2/bus interface Enkel heltalls enhet Instruksjons-enhet Sammensatt heltalls enhet Heltalls-registre Flyttalls ALU Flyttalls-registre Load/store enhet Data-cache 32 KB INF

30 Instruksjonssett PowerPC har 6 typer instruksjoner Heltallsinstrukjoner Flyttallsinstruksjoner Hoppinstruksjoner Load/store instruksjoner Prosessor kontroll instruksjoner Memory kontroll instruksjoner Fast instruksjonsformatet og spesialiserte instruksjoner for minneaksess. Spesialinstruksjoner som brukes av operativsystemet og for kontroll av cache-skriving/lesing PowerPC har ikke noe mikrokode-nivå; instruksjonene kan utføres direkte på pipelinen. Egne instruksjoner finnes for parallell-eksekvering på flyttall (vektor-prosessering) INF

31 Oppsummering PowerPC PowerPC er en ren RISC-prosessor familie uten bakoverkompatiblitet til eldre versjoner. Prosessorene inneholder et stort antall både heltall og flyttalls-registre (64), på både 64 og 128 bit. 64- bits registrene kan også brukes som 32-bits registre PowerPC har 1-2 heltalls eksekveringsenheter og flyttalls-eksekveringsenhet, og alle kan kjøre i parallell (superskalar arkitektur) Vektorinstruksjoner gjøre det mulig med parallelle operasjoner på 16 registre (PowerPC 7400) PowerPC er utstrakt brukt i data- og telekommunikasjonsanvendelser, f.eks ruter, brannmurer, switcher, mobiltelefoner, telefonsentraler etc. Har langt lavere effektforbruk enn Pentiumprosessorer INF