HØGSKOLEN I SØR-TRØNDELAG Avdeling for teknologi

Transkript

1 HØGSKOLEN I SØR-TRØNDELAG Avdeling for teknologi Institutt for elektroteknikk Eksamensdato: 15. mai 2008 Varighet: Fagnummer: Fagnavn: 4 timer SO660E Digital Systemkonstruksjon Studiepoeng: 9 Klasse(r): 2EE Faglærer: Bjørn B. Larsen ( ) Hjelpemidler: Kalkulator gruppe 2 Oppgavesettet består av: 12 sider 2 vedlegg Vedlegget består av: Merknad: 2 sider QUALIS VHDL Quick Reference Card. 3 sider med svarark for Oppgave 1. Lykke til!

2 Eksamen i Digital systemkonstruksjon SO660E Side 2 av 12 Oppgave 1 (60 %) Dette er en flervalgsoppgave: For hvert spørsmål skal du krysse av for det alternativet som du mener er riktig. Dersom du velger å ikke svare krysser du av for "VET IKKE." Riktig svar gir 2 poeng, galt svar gir -1 poeng "VET IKKE" gir 0 poeng. Ubesvart spørsmål gir -1 poeng. Gardering er tillatt. Det er ikke mulig å ende opp med negativ totalsum for oppgave 1. Bruk tabellen på siste side. Riv den ut fra oppgavesettet og lever den som en del av besvarelsen din. NB! Der er tre tabeller: En til faglærer, en til sensor og en til deg selv. Dersom det er avvik mellom innholdet i tabellene, er det faglærerkopien som anses som ønsket avgitt svar. Spørsmålene om VHDL-kode angår bare den koden som er vist. Det forutsettes at nødvendige typer og signal/variable er riktig definert. 1. Hvilken påstand er riktig? A) Når man beskriver en FPGA med VHDL vil det bli innført latcher. B) Når man beskriver en FPGA med VHDL kan man ende opp med kode som ikke kan syntetiseres selv om simulatoren viser riktig oppførsel. C) Når man beskriver en FPGA med VHDL vil man alltid få en krets med riktig funksjon når simuleringen viser riktig oppførsel. D) Vet ikke 2. Hva modellerer denne VHDL-koden? A) Et skiftregister. B) En firedeler. C) Dette virker ikke. oppg_1_2: process (clk) is if rising_edge(clk) then if r = '0' then q <= 0; o <= '0'; else o <= '0'; case (q) is when 0 => q <= 1; when 1 => q <= 2; when 2 => q <= 3; when 3 => q <= 0; o <= '1'; end case; end process;

3 Eksamen i Digital systemkonstruksjon SO660E Side 3 av Hva er riktig for et signal i VHDL? A) Ny verdi til et signal blir beregnet umiddelbart, og lagt i tidskøen. B) Ny verdi til et signal blir beregnet etter at simulatoren har gått gjennom hele prosessen, og lagt i tidskøen. C) Ny verdi til et signal blir beregnet umiddelbart og lagt i tidskøen ved neste pause i simuleringen. D) Vet ikke 4. Hva er riktig for driveren for et signal i en VHDL-simulator? A) Signaldriveren får verdi fra en variabel som først kopieres til tidskøen. B) Signaldriveren kan bare få verdi fra tidskøen. C) Signaldriveren kan få verdi direkte fra et annet signal ved behov. D) Vet ikke 5. Hva er riktig for et signal i VHDL? A) Signal kan bare defineres i en arkitektur. B) Signal er bit-representasjonen av en integer. C) Signal benyttes for å kommunisere mellom prosesser. D) Vet ikke 6. Hva er riktig for en variabel i VHDL? A) En variabel beregnes umiddelbart. B) En variabel beregnes med en gang simulatoren er ferdig med prosessen. C) En variabel beregnes hver gang de andre variablene den er avhengig av skifter verdi. D) Vet ikke 7. Hva skjer når en variabel brukes før den får verdi? (Som i eksempelet under.) A) Dette virker ikke fordi variabelen vil ha en tilfeldig verdi. B) Variabelen blir beregnet først. C) Det blir innført en latch. oppg_1_7: process (a, b) is variable v_4: integer range 0 to 127; s_42 <= v_4; v_4 := a + b; end process;

4 Eksamen i Digital systemkonstruksjon SO660E Side 4 av Du skal lage et 16-bits lineært tilbakekoplet skiftregister (LFSR) med maksimal lengde. Registeret har synkron RESET, som er aktiv lav. Registeret trigger på positiv klokkeflanke. Hvilken kode realiserer dette? A) Oppg_1_8_A: process (clk) variable tilbake : std_logic; tilbake := q(0) xnor q(2) xnor q(3) xnor q(5); if rising_edge(clk) then if r = '0' then q <= " "; else q <= (tilbake q(15 downto 1)); end process Oppg_1_8_A; B) Oppg_1_8_B: process (clk) variable tilbake : std_logic; tilbake := q(0) xor q(2) xor q(3) xor q(5); if rising_edge(clk) then if r = '0' then q <= (others => '0'); else q <= (tilbake q(15 downto 1)); end process Oppg_1_8_B; C) Oppg_1_8_C: process (clk) variable tilbake : std_logic; tilbake := q(0) xnor q(2) xnor q(3) xnor q(5); if rising_edge(clk) then if r = '0' then q <= (others => '0'); else q <= tilbake xor q(15 downto 1); end process Oppg_1_8_C;

5 Eksamen i Digital systemkonstruksjon SO660E Side 5 av Du skal lage en D-vippe med asynkron SET og RESET, som er aktiv lav. SET har prioritet foran RESET. Vippen trigger på positiv klokkeflanke. Hvilken kode realiserer dette? A) Oppg_1_9_A: PROCESS (a, b, c) BEGIN IF a = '0' THEN q <= '1'; ELSIF b = '0' THEN q <= '0'; ELSIF rising_edge(c) THEN q <= d; END IF; END PROCESS Oppg_1_9_A; B) Oppg_1_9_B: PROCESS (a, b, c) BEGIN IF rising_edge(c) THEN IF a = '0' THEN q <= '1'; ELSIF b = '0' THEN q <= '0'; ELSE q <= d; END IF; END IF; END PROCESS Oppg_1_9_B; C) Oppg_1_9_C: PROCESS (a, b, c) BEGIN IF a = '0' THEN q <= '0'; ELSIF b = '0' THEN q <= '1'; ELSIF rising_edge(c) THEN q <= d; END IF; END PROCESS Oppg_1_9_C; 10. Gitt koden under. Hva skjer? A) Dette virker ikke. B) Simulatoren og den implementerte kretsen har forskjellig resultat. C) Simulatoren og den implementerte kretsen har samme resultat. oppg_1_10: process (a) is s_42 <= a and b; end process;

6 Eksamen i Digital systemkonstruksjon SO660E Side 6 av Hvilken påstand er riktig? A) En krets med redundans kan forenkles. B) En krets med redundans kan gi feil svar. C) En krets med redundans kan riktig svar med feil inngangsdata. 12. Hva er det minste antallet testvektorer som må til for å få en komplett test av en XOR-port med 2 innganger? A) 2 B) 3 C) Anta at en port inneholder transistorfeil som gjør et en av transistorene ikke kan slåes PÅ. Hva vet du om slike feil? A) Denne feilen er utestbar. B) Porten med transistoren vil oppføre seg som om utgangen er SA1. C) Denne feilen må avsløres med to vektorer i en bestemt sekvens. 14. Hva er maksimalt antall forskjellige testvektorer fra en 16-bits LFSR (Pseudo random generator)? A) B) 2 16 C) Du bruker et 16-bits signaturregister for å samle opp testresponsen. Forventet signatur er 7310 (16) på hexadesimal form. Avlest signatur er 7311 (16). Hva vet du om kretsen? A) Kretsen har eksakt 1 feil. B) Kretsen har minst 1 feil. C) Kretsen har mer enn 1 feil. 16. Hva er en ulempe med å bruke signaturregister for å samle opp testresponsen? A) Det er en begrenset mulighet for at signaturen kan bli feil selv om sekvensen er feilfri. B) Det er en begrenset mulighet for at enkeltfeil i sekvensen ikke blir detektert. C) Det er en begrenset mulighet for at multiple feil i sekvensen ikke blir detektert.

7 Eksamen i Digital systemkonstruksjon SO660E Side 7 av 12 Oppgave 2 (20 %) VHDL-koden under skal realisere tilstandsmaskinen i figuren. Ved reset skal tilstandsregisteret skifte synkront til S0. S0 S4 Q = 10 Inn = 1 Q = 00 tilstand S1 Q = 11 q betingelse Inn = 0 Inn = 1 Inn = 1 S3 Q = 11 Inn = 1 S2 Inn = 0 Q = 01 library ieee; use ieee.std_logic_1164.all; entity tilstandsmaskin is port (inn, clk, r : in std_logic; q : out std_logic_vector (1 downto 0)); end entity; architecture struct of tilstandsmaskin is type tilstand is (S0, S1, S3, S4, S2); signal neste_tilstand, naatilstand : tilstand; tilstandsregister: process (clk) if rising_edge(clk) then if r = '0' then naatilstand <= S1-1; -- Feil. -- Vi kan ikke trekke noe fra en tilstand. -- S1 og 1 er forskjellige typer. else naatilstand <= neste_tilstand; end process;

8 Eksamen i Digital systemkonstruksjon SO660E Side 8 av 12 komb_1: process(clk) Feil. -- Dette er en kombinatorisk prosess. Den skal ikke -- trigges på clk. case (naatilstand) is when S0 => q <= "00"; when S1 => q <= "01"; when S2 => q <= "01"; when S3 => q <= "10"; when S4 => q <= "10"; when others => q <= S0; -- Feil. -- q er en 2-bits vektor. Den kan ikke tilordnes -- en tilstand. -- q og S0 er forskjellige typer. end case; end process; komb_2: process(naatilstand, inn) case (naatilstand) is when S0 => if inn = '1' then neste_tilstand <= S0; else neste_tilstand <= S1; when S1 => if inn = '1' then neste_tilstand <= S2; else neste_tilstand <= S1; when S2 => if inn = '0' then neste_tilstand <= S3; else neste_tilstand <= S0; when S3 => if inn = '0' then neste_tilstand <= S4; else neste_tilstand <= S1; when others => neste_tilstand <= S0; end case; end process; end architecture; A) Finn minst 2 feil i VHDL-koden. Forklar hvorfor det er feil og hva som er riktig kode. Se over. B) Tilstandene tilordnes med one-hot-koding. Hvor mange bit trenger du i tilstandsregisteret? Hvor mange tilstander kan adresseres med dette registeret? Hva skjer om du havner i en ubrukt tilstand? Det er 5 tilstander i tilstandsmaskinen. Med one-hotkoding brukes det like mange bit som det er tilstander. Altså 5 bit. Med 5 bit kan man adressere 2 5 = 32 tilstander. Dersom man havner i en ubrukt tilstand vil betingelsen when others bli aktivisert. Da vil neste tilstand bli S0 og maskinen går hit. Utgangen q er kodet feil for denne betingelsen i koden over.

9 Eksamen i Digital systemkonstruksjon SO660E Side 9 av 12 C) Skriv VHDL-koden for en prosess som tar inn et klokkesignal og et resetsignal. Prosessen inneholder variabelen teller som er en integer med området 0 til MAXVERDI. La prosessen telle opp til verdien MAXVERDI før den går til 0. Når reset er 0 skal tellerverdien settes til 0, asynkront. Når telleren har verdien SJEKKVERDI, skal signalet S_24 settes til 1, ellers er det Prosessen må trigge på clk og reset. tellerprosess: process(clk, reset) -- Definerer den interne variabelen for prosessen. variable teller : integer 0 to MAXVERDI; if reset = 0 then - Asynkron reset sjekkes før klokken. teller := 0; elsif rising_edge(clk) then -- Sjekker om vi har positiv klokkeflanke. -- Oppgaven sien ingen ting om det. -- Negativ klokkeflanke vil være like -- riktig. if teller = MAXVERDI then -- Dersom vi har telt helt opp må telleren resettes. teller := 0; else -- Ellers økes telleren med 1. teller := teller + 1; -- rising_edge(clk) -- Sjekker hvilken verdi som skal settes på S_24. if teller = SJEKKVERDI then S_24 <= 1 ; else S_24 <= 0 ; end process;

10 Eksamen i Digital systemkonstruksjon SO660E Side 10 av 12 Oppgave 3 (20 %) Om testing. Alle deloppgavene bruker kretsen under. De angitte punktene i kretsen er feillokasjoner, eller plasser hvor vi modellerer feil. A B1 1 F G1 H Q B C B2 G G2 1 J E A) Bruk D-algoritmen for å lage en test for feilen G-Låst-til-1. Angi alle testvektorene. Vis og forklar fremgangsmåten. Angi de feilene som ligger på D-veien og som blir detektert av testen. Angi de feilene som ligger inntil D-veien, og som blir detektert av testen. Setter inn D og D i kretsen. D betyr at signalet er 0 i en god krets og 1 i en krets med feil. Forplanter D-veien mot utgangen. A B1 1 F G1 D H D Q D B C B2 D G G2 D 1 J E Velger å la D-veien gå via H-Q først. Setter opp betingelsene: For å forplante D fra G1 til H må vi ha F = 1. For å forplante D fra H til Q må vi ha J = 1. For å få D i G må vi ha G = 0. Dette krever at B eller C er 0. For å få F = 1 må vi ha A + B = 1. For å få J = 1 må vi ha E = 1.

11 Eksamen i Digital systemkonstruksjon SO660E Side 11 av 12 Testvektorene blir da: A B C E Q Feil som detekteres langs D-veien er: G/1, G1/1, H/1, Q/1. Feil som ligger inntil D-veien og detekteres: Når signalet har verdien D er det 0. Det vil si at feil på F og J blir blokkert og ikke vil være synlige på utgangen. Feil på B og C er angitt under. Feil på A og B1 vil ikke forplantes fordi feil på F stoppes. A B C E Q Feil ved siden av D-veien C/ B/1, B2/ C/1 B) Bruk en vilkårlig metode for å lage en test for feilen A-Låst-til-1. Det er tilstrekkelig å angi en testvektor. Vis og forklar fremgangsmåten. Gjentar kretsen og setter inn D i A. Setter inn betingelsene ved hver port. A D 1 D F B1 0 G1 1 H D 1 Q D B C 1 B2 1 1 G G2 1 J E 1 Ser at B1 må være 0 samtidig som B2 er 1. Dette er motstridende krav og feilen A-Låsttil-1 er ikke testbar.

12 Eksamen i Digital systemkonstruksjon SO660E Side 12 av 12 C) Hvordan kan du lage en selvtest for kretsen over, med et lineært tilbakekoplet skiftregister (LFSR) som mønstergenerator (PRG = Pseudo Random Generator), dersom du ønsker å kunne påtrykke alle de 16 mulige inngangskombinasjonene? PRG A B C KUT Q E Vi vet at en PRG som er laget med en LFSR har 2 n 1 vektorer der n er antall bit i registeret. For å få 16 forskjellige vektorer med 4 bit må vi derfor utvide registeret med et bit slik at vi bruker en 5-bits LFSR.

13 Vedlegg 1 VHDL QUICK REFERENCE CARD Revision 2.1 () Grouping [ ] Optional {} Repeated Alternative bold As is CAPS User Identifier italic VHDL LIBRARY UNITS [{use_clause}] entity ID is [generic ({ID : TYPEID [:= expr];});] [port ({ID : in out inout TYPEID [:= expr];});] [{declaration}] [ {parallel_statement}] end [entity] ENTITYID; [{use_clause}] architecture ID of ENTITYID is [{declaration}] [{parallel_statement}] end [architecture] ARCHID; [{use_clause}] package ID is [{declaration}] end [package] PACKID; [{use_clause}] package body ID is [{declaration}] end [package body] PACKID; [{use_clause}] configuration ID of ENTITYID is for ARCHID [{block_config comp_config}] end for; end [configuration] CONFID; use_clause::= library ID; [{use LIBID.PKGID[. all DECLID];}] block_config::= for LABELID [{block_config comp_config}] end for; comp_config::= for all LABELID : COMPID (use entity [LIBID.]ENTITYID [( ARCHID )] [[generic map ( {GENID => expr,} )] port map ({PORTID => SIGID expr,})]; [for ARCHID [{block_config comp_config}] end for;] end for;) (use config9uration [LIBID.]CONFID [[generic map ({GENID => expr,})] port map ({PORTID => SIGID expr,})];) end for; 2. DECLARATIONS 2.1. TYPE DECLARATIONS type ID is ( {ID,} ); type ID is range number downto to number; type ID is array ( {range TYPEID,}) of TYPEID; type ID is record {ID : TYPEID;} end record; type ID is access TYPEID; type ID is file of TYPEID; subtype ID is SCALARTYPID range range; subtype ID is ARRAYTYPID( {range,}); subtype ID is RESOLVFCTID TYPEID; range ::= (integer ENUMID to downto integer ENUMID) (OBJID [reverse_]range) (TYPEID range <>) 2.2. OTHER DECLARATIONS constant ID : TYPEID := expr; [shared] variable ID : TYPEID [:= expr]; signal ID : TYPEID [:= expr]; file ID : TYPEID (is in out string;) (open read_mode write_mode append_mode is string;) alias ID : TYPEID is OBJID; attribute ID : TYPEID; attribute ATTRID of OBJID others all : class is expr; class ::= entity architecture configuration procedure function package type subtype constant signal variable component label component ID [is] [generic ( {ID : TYPEID [:= expr];} );] [port ({ID : in out inout TYPEID [:= expr];});] end component [COMPID]; [impure pure] function ID [( {[constant variable ignal file] ID : in out inout TYPEID [:= expr];})] return TYPEID [is {sequential_statement} end [function] ID]; procedure ID[({[constant variable signal] ID : in out inout TYPEID [:= expr];})] [is [{sequential_statement}] end [procedure] ID]; for LABELID others all : COMPID use (entity [LIBID.]ENTITYID [( ARCHID )]) (configuration [LIBID.]CONFID) [[gezneric map ( {GENID => expr,} )] port map ( {PORTID => SIGID expr,} )]; 3. EXPRESSIONS expression ::= (relation and relation) (relation nand relation) (relation or relation) (relation nor relation) (relation xor relation) (relation xnor relation) relation ::= shexpr [relop shexpr] shexpr ::= sexpr [shop sexpr] sexpr ::= [+ -] term {addop term} term ::= factor {mulop factor} factor ::= (prim [** prim]) (abs prim) (not prim) prim ::= literal OBJID OBJID ATTRID OBJID({expr,}) OBJID(range) ({[choice [{ choice}] =>] expr,}) FCTID({[PARID =>] expr,}) TYPEID (expr) TYPEID(expr) new TYPEID[ (expr)] ( expr ) choice ::= sexpr range RECFID others 3.1. OPERATORS, INCREASING PRECEDENCE logop and or xor nand nor xnor relop = /= < <= > >= shop sll srl sla sra rol ror addop + - mulop * / mod rem miscop ** abs not Qualis Design Corporation. Permission to reproduce and distribute strictly verbatim copies of this document in whole is hereby granted. See reverse side for additional information.

14 4. SEQUENTIAL STATEMENTS wait [on {SIGID,}] [until expr] [for time]; assert expr [report string] [severity note warning error failure]; report string [severity note warning error failure]; SIGID <= [transport] [[reject TIME] inertial] {expr [after time],}; VARID := expr; PROCEDUREID[({[PARID =>] expr,})]; [LABEL:] if expr then {sequential_statement} [{elsif expr then {sequential_statement}}] [else {sequential_statement}] end if [LABEL]; [LABEL:] case expr is {when choice [{ choice}] => {sequential_statement}} end case [LABEL]; [LABEL:] [while expr] loop {sequential_statement} end loop [LABEL]; [LABEL:] for ID in range loop {sequential_statement} end loop [LABEL]; next [LOOPLBL] [when expr]; exit [LOOPLBL] [when expr]; return [expression]; null; 5. PARALLEL STATEMENTS LABEL: block [is] [generic ( {ID : TYPEID;} ); [generic map ( {[GENID =>] expr,} );]] [port ( {ID : in out inout TYPEID } ); [port map ( {[PORTID =>] SIGID expr,} )];] [{declaration}] [{parallel_statement}] end block [LABEL]; [LABEL:] [postponed] process [( {SIGID,} )] [{declaration}] [{sequential_statement}] end [postponed] process [LABEL]; [LBL:] [postponed] PROCID({[PARID =>] expr,}); [LABEL:] [postponed] assert expr [report string] [severity note warning error failure]; [LABEL:] [postponed] SIGID <= [transport] [[reject TIME] inertial] [{{expr [after TIME,]} unaffected when expr else}] {expr [after TIME,]} unaffected; [LABEL:] [postponed] with expr select SIGID <= [transport] [[reject TIME] inertial] {{expr [after TIME,]} unaffected when choice [{ choice}]}; LABEL: COMPID [[generic map ( {GENID => expr,} )] port map ( {[PORTID =>] SIGID expr,} )]; LABEL: entity [LIBID.]ENTITYID [(ARCHID)] [[generic map ( {GENID => expr,} )] port map ( {[PORTID =>] SIGID expr,} )]; LABEL: configuration [LIBID.]CONFID [[generic map ( {GENID => expr,} )] port map ( {[PORTID =>] SIGID expr,} )]; LABEL: if expr generate [{parallel_statement}] end generate [LABEL]; LABEL: for ID in range generate [{parallel_statement}] end generate [LABEL]; 6. PREDEFINED ATTRIBUTES TYPID base Base type TYPID left Left bound value TYPID right Right-bound value TYPID high Upper-bound value TYPID low Lower-bound value TYPID pos(expr) Position within type TYPID val(expr) Value at position TYPID succ(expr) Next value in order TYPID pred(expr) Previous value in order TYPID leftof(expr) Value to the left in order TYPID rightof(expr) Value to the right in order TYPID ascending Ascending type predicate TYPID image(expr) String image of value TYPID value(string) Value of string image ARYID left[(expr)] Left-bound of [nth] index ARYID right[(expr)] Right-bound of [nth] index ARYID high[(expr)] Upper-bound of [nth] index ARYID low[(expr)] Lower-bound of [nth] index ARYID range[(expr)] left down/to right ARYID reverse_range[(expr)] right down/to left ARYID length[(expr)] Length of [nth] dimension ARYID ascending[(expr)] right >= left? SIGID delayed[(time)] Delayed copy of signal SIGID stable[(time)] Signals event on signal SIGID quiet[(time)] Signals activity on signal SIGID transaction Toggles if signal active SIGID event Event on signal? SIGID active Activity on signal? SIGID last_event Time since last event SIGID last_active Time since last active SIGID last_value Value before last event SIGID driving Active driver predicate SIGID driving_value Value of driver OBJID simple_name Name of object OBJID instance_name Pathname of object OBJID path_name Pathname to object 7. PREDEFINED TYPES BOOLEAN True or false INTEGER 32 or 64 bits NATURAL Integers >= 0 POSITIVE Integers > 0 REAL Floating-point BIT 0, 1 BIT_VECTOR(NATURAL) Array of bits CHARACTER 7-bit ASCII STRING(POSITIVE) Array of characters TIME hr, min, sec, ms, us, ns, ps, fs DELAY_LENGTH Time >= 0 8. PREDEFINED FUNCTIONS NOW Returns current simulation time DEALLOCATE(ACCESSTYPOBJ) Deallocate dynamic object FILE_OPEN([status], FILEID, string, mode) Open file FILE_CLOSE(FILEID) Close file 9. LEXICAL ELEMENTS Identifier ::= letter { [underline] alphanumeric } decimal literal ::= integer [. integer] [E[+ -] integer] based literal ::= integer # hexint [. hexint] # [E[+ -] integer] bit string literal ::= B O X hexint comment ::= -- comment text Qualis Design Corporation. Permission to reproduce and distribute strictly verbatim copies of this document in whole is hereby granted. Qualis Design Corporation Elite Consulting and Training in High-Level Design Phone: FAX: info@qualis.com com Web: Also available: 1164 Packages Quick Reference Card Verilog HDL Quick Reference Card

15 Kandidatnummer: Eksamen i fag SO660E Side av 15. mai 2008 Digital systemkonstruksjon Studentens kopi Svarark for Oppgave 1. Studentens kopi Dersom det er uoverensstemmelser mellom avkrysningene på tabellene så er det krysset på faglærerkopien som gjelder. Tabellen på denne siden kan du beholde selv. Før på sidenummer og kandidatnummer. Oppgave a b c d 1 X 2 X 3 X 4 X 5 X 6 X 7 X 8 X 9 X 10 X 11 X 12 X 13 X 14 X 15 X 16 X