Gruppe(r): 2EY Eksamenstid, fra-til: Eksamensoppgaven består av. Antall sider: 4 (Inkludert denne)

Transkript

1 HØGSKOLEN I OSLO Avdeling for ingeniørutdanning EKSAMENSOPPGAVE Fag: ELEKTRONIKK II Fagnr: SO313E Faglig veileder: K. H. Nygård, V. Tyssø Gruppe(r): 2EY Dato: Eksamenstid, fra-til: Eksamensoppgaven består av Antall sider: 4 (Inkludert denne) Antall oppgaver: 4 Antall vedlegg: 3 Tillatte hjelpemidler: Alle skrevne og trykte hjelpemidler Kandidaten må selv kontrollere at oppgavesettet er fullstendig. Innføring skal være med blå eller sort penn. Fordel tiden fornuftig. Lykke til og god sommer! Dersom du mener noe i oppgavene er feil eller upresist, kan du gjøre dine egne antagelser som i så fall må begrunnes.

2 2 Oppgave 1. (25%) a. Forklar prinsippet, gjerne ved en skisse, for en Digital/Analog-omformer når den realiseres ved hjelp av et R-2R stigenettverk. b. Forklar hvordan du vil bruke PSpice simulatoren for å kunne verifisere virkemåten til Digital/Analog-omformeren i pkt. a. Vi er her interessert i testprosedyren, det vil si fremgangs måten for å kunne få utført testen relativt enkelt. c. Hvor støter du på betegnelsen part og footprint i OrCAD, og hva beskriver disse? Hva har betegnelsene med nettliste å gjøre? Hvilke nettlister kan genereres fra Capture i OrCAD? d. Hvorfor er det ofte ønskelig å bruke mer enn to lag for et mønsterkort? Forklar hvordan du vil optimalisere 5V og 0V forsyningen til integrerte standardkretser (bruk pakker med 14 pinner) når mønsterkortet består av to og fire lag. Oppgave 2. (25%) a. Vedlegg 3 viser innholdet i en vhdl-fil. Lag en skisse der du påfører navn på signaler og inn-og utganger ifølge koden i vhdl-filen. b. Forklar hva som utføres med koden i vhdl-filen. Skisser inngangssignalene som følger av koden. Hvorfor er det ingen mulighet til å fortelle hva som skjer på utgangene? c. Nedenfor er vist et tilstandsdiagram som er generert av Xilinx-verktøyet. Forklar kort hva som må gjøres for å kunne få en fungerende CPLD på vårt Development Kit. d. Nedenfor er vist innholdet fra en fil som er generert i forbindelse med tilstandsdiagrammet ovenfor. Forklar hva som gjøres med denne filen. NET "carb" NET "clk" NET "resetb" NET "m_green" NET "m_red" LOC = "S:PIN142"; LOC = "S:PIN128"; LOC = "S:PIN137"; LOC = "S:PIN109"; LOC = "S:PIN133";

3 3 Oppgave 3 ( 25 % ) CPU Inn-port Minne Ut-port Systembuss : Adressebuss Databuss Kontrollbuss Figuren over viser en prinsippskisse for mikrokontrollere. I det følgende refererer 8515 til mikrokontrolleren AT90S8515 a) Hvor mange digitale Inn/Ut-porter har 8515? Forklar kort hvordan disse initialiseres. b) I 8515 deles minnet i FLASH og SRAM. Forklar hva som menes med FLASH og SRAM, angi størrelsen på hvert av disse lagringsmediene og hva som lagres i disse for c) I 8515 finner vi noen registre som omtales som GPR. Hvor mange slike registre har 8515, hvordan adresseres de, og hva brukes de til? d) I tillegg til vanlige Inn/Ut-porter kan 8515 kommunisere gjennom UART. Forklar kort hva slags kommunikasjon dette er. e) Forklar hvordan en 8515 med klokkefrekvens 4 khz kan programmeres til å utføre en funksjon nøyaktig 10 ganger pr. sekund.

4 4 Oppgave 4 ( 25 % ) Du skal i denne oppgaven analysere og fullføre mikrokontrollerprogrammet vist til høyre. Det er skrevet for mikrokontrolleren AT90S8515 på et treningsbrett med bryterinnganger koblet til D-porten og lysdioder koblet til B-porten. Programmet er delt opp i seksjoner A, B, C, D, E, F og G. Seksjon F er foreløpig blank. Denne seksjonen skal initialisere avbrudd fra bryter D2 a) Analyser hver enkelt seksjon (unntatt F). Forklar hva de forskjellige instruksjonene gjør og hvilken funksjon hver enkelt seksjon har. b) I hvilken rekkefølge utføres seksjonene fra det øyeblikke mikrokontrolleren slås på (resettes)? c) Skriv de nødvendige instruksjonene for seksjon F for at bryter D2 skal gi avbrudd idet den trykkes ned. d) Hvordan vil treningsbrettet virke når det ferdige programmet er lastet ned i mikrokontrolleren? ; A ----.nolist.include "8515def.inc".list.def temp=r16.def telle = R17 ; B ----.org 0 rjmp D.org 1 rjmp C.org 0x20 ; C ---- C: push temp in temp, sreg push temp inc telle pop temp out sreg, temp pop temp reti ; D ---- D: ldi temp,0xff out ddrb,temp out portb,temp clr telle ; E ---- ldi temp,2 out sph,temp ldi temp,0x5f out spl,temp ; F ---- ; G ---- G: com telle out portb, telle com telle rjmp G

5 VEDLEGG 1, registeret MCUCR

6 VEDLEGG 2, registeret GIMSK l

7 7 VEDLEGG 3, VHDL LIBRARY ieee; LIBRARY UNISIM; USE ieee.std_logic_1164.all; USE ieee.numeric_std.all; USE UNISIM.Vcomponents.ALL; ENTITY testbench IS END testbench; ARCHITECTURE behavioral OF testbench IS BEGIN COMPONENT prosj1 PORT( exam1 : IN STD_LOGIC; exam2 : IN STD_LOGIC; exam3 : IN STD_LOGIC; exam4 : OUT STD_LOGIC; exam5 : OUT STD_LOGIC); END COMPONENT; SIGNAL exam1 : STD_LOGIC; SIGNAL exam2 : STD_LOGIC; SIGNAL exam3 : STD_LOGIC; SIGNAL exam4 : STD_LOGIC; SIGNAL exam5 : STD_LOGIC; UUT: prosj1 PORT MAP( exam1 => exam1, exam2 => exam2, exam3 => exam3, exam4 => exam4, exam5 => exam5 ); process begin exam1 <= '0'; wait for 50 ps; exam1 <= '1'; wait for 50 ps; end process; exam2 <= '0', '1' after 25 ps; exam3 <= '1', '0' after ns; END;