Dato: 30/5/02. I Kallcuia"iOr, Alle sq-evne og trjkte hjeipemialer

Transkript

1 Fag: Mikrokontrollere Fagnr: SO396E. Faglig veileder:' I Veslemøy Tyssø I li(lass~:2e-r..- Eksamensoppgaven - består av Tillatte hjelpemidler: Dato: 30/5/02 I Eksamenstid, I fra - til: ~tall sider: 5 [Aiifall oppgaver: -Yedle-gg-: 1 sider I Kallcuia"iOr, Alle sq-evne og trjkte hjeipemialer Kandidaten må selv kontrollere at oppgavesettet er fullstendig. Innføring skal være med blå eller sort penn. 1

2 Oppgave 1 ( 50 %) +- System buss: Adressebuss Databuss Kontrollbuss Figuren over viser en prinsippskisse for mikrokontrollere. mikrokontrolleren AT90S8515 det følgende refererer 8515 til a) Hvor mange digitale Inn/Ut-porter har 8515? Forklar kort hvordan disse initialiseres. b) deles minnet i FLASH og SRAM. Forklar hva som menes med FLASH og SRAM, angi størrelsen på hvert av disse lagringsmediene og hva som lagres i disse for c) finner vi noen registre som omtales som GPR. Hvor mange slike registre har 8515, hvordan adresseres det og hva brukes de til? d) I tillegg til vanlige Inn/Ut-porter kan 8515 kommunisere gjennom UART. Forklar kort hva slags kommunikasjon dette er. e) Forklar hvordan en 8515 med klokkefrekvens 4 khz kan programmeres til å utføre en funksjon nøyaktig 10 ganger pr. sekund. 2

3 Oppgave 2 50 %) Du skal i denne oppgaven analysere og fullføre mikrokontrollerprogrammet vist til høyre. Det er skrevet for mikrokontrolleren AT90S8S1S på et treningsbrett med bryterinnganger koblet til D-porten og lysdioder koblet til B-porten. Programmet er delt opp i seksjoner A, B, C, D, E, F og G. Seksjon F er foreløpig blank. DeIU1e seksjonen skal initialisere avbrudd fra bryter D2 a) Analyser hver enkelt seksjon (unntatt F). Forklar hva de forskjellige instruksjonene gjør og hvilken funksjon hver enkelt seksjon har. b) I hvilken rekkefølge utføres seksjonene fra det øyeblikke mikrokontrolleren slås på (resettes)? c) Skriv de nødvendige instruksjonene for seksjon F for at bryter D2 skal gi avbrudd idet den trykkes ned..nolist.inc l ude "8S1Sdet.inc".list.det temp=r16.det telle - R17.org O rj mp D.org l rj mp C.org C: i Ox.20 " C push temp in temp, sreg push temp inc telle pop temp out sreg, temp pop temp reti ; ~--- D D= i ldi temp,oxff out ddrb,temp out portb,temp clr telle ldi temp,2 E d) Hvordan vil treningsbrettet virke når det ferdige programmet er lastet ned i mikrokontrolleren? out sph,temp ldi temp,oxsf out spl,temp ; F G: ccm telle out portb, ccm telle rj mp G telle 3

4 VEDLEGG 1, registeret MCUCR MCU Control Register - MCUCR The MCU Control Register contains control bits for general MCU functions es o S3S ($55) I IRE I SMV I SE I~ I.:~t I I~:' I ~.1 I --~ I IICUCA R-'"oY1f16 RJW R.w RIW RM RM ~ RIW RNI ~v8iu. o o o o o o o o. Bit 7 - SRE: Extemal SRAM En~. When the SRE bit Is set (one), the extemal data SRAM Is enabled, and the pin functions ADO-7 (Port A), A8-15 (Port C). WR and fm (Port O) are activated as the altemate pin functlons. Then the SRE bit CYlferrides any pin directm)n settings In the respective data di'ection registers. See "The SRAM Data Mernory - Intema! and Extemar for d~oon of the Extemal SRAM pin functlons. When the SRE bit Is cleared (zero), the external data SRAM is disabled, and the nonna! pin and data direction settings are used.. Bit 6 - SRW: Extemal SRAM Walt State When the SRW bit is set (one), a ane cycle wait state is inserted in the extemal data SRAM access cycle. When the SRW bit is cleared (z~o), the external data SRAM aooess is executed with the normal thre&ocycle sch~. Sea Figure 43: External Data SRAM Mernory Cycies without Walt State and Figure 44: Extemal Data SRAM Memory Cycles wlth Watt State.. Bit 5 - SE: Sle. Enabie The SE bit must be sel (one) to make the MCU enter the SIeeP made when the SLEEP Instructk)n Is executed. To avoid the MCU entering the Sleep made unless it is the programmers PI.I'POS&, It Is recommended to set the SIeeP Enable SE bit just befare the execufk)n of the SLEEP instruction.. Bit 4 - SM: SIe.p Mode This bit selects between the Mo 8va.ilable sleep modes. When SM is cleared (zero). tdle Made is selected as Sleep Møde. When SU is set (ane), Power Down mode is selected as sleep made. For detaiis. refer to the paragraph "Sleep Modes. below.. Bit 3,2 -ISC11.ISC10: Internlpt Senae Contl'ol1 bit 1 Md bit o The ExtemaJ IntemJpt 1 is activated by the ex1emal pin INT1 jf the SREG I-flag and the caresponding intemapt mask in the GIMSK is set. The level and edges on the externallnt1 pin that act.ivate the intemjpt are defined in the foilowing table: Table 6. Interrupt 1 Sense Control Note: When chanipng the ISC11nSC10 bits, INT1 mast be osabled by deamg ds Intenupt Enable bit in the GIMSK Register. Qtherwise an Wlterrupt can ocx:u- when the bits are d1anged.. BIt 1, O - ISCO1. ISCOO: Interrupi Sen.. Con1rol O bit 1.,d bit O The Externallnterrupt O is activated by the extemal ptn INTO jf the SREG I-ftag and the corresponding interrupt mask is sel The level and edges on the externallnto pin that activate the interrupt are deftned in the fd~ing table: T~. 7. Interrupt O $ense Contrd Not&: When d\8n9ng tlelsco1/1scoo bi1s. INTO m.lst be clsa~ by ~ i181'*"uj1t Enable bit in h GIMSK RegisW. OOøwiR ~ merr~ can oa;u- wh8n lh8 biis are åiæ198d. The value on the INTn pln is sampled before detectlng edges. jf edge Interrupt Is selected. ~Ises wlth 8 duration longer than ane CPU clodt period wm generate an Interrupt. Shmer pulses are not guaranteed to generate an interrupt If I(NI level interrupt is selected, the low leve! must be held until the completion of the currenay execidlng instruction to generate an interrupt. It enabled. a level triggered interrupt will genø'ate an interrupt request as k>ng as the pln is herd Iow. 4

5 VEDLEGG 2, registeret GIMSK Generallntemlpt Mask Register - GIMSK Bil O s.w($58~ I IfTI I INTO I. I. I. I. I. I. I ~ R- RM R/W R R R R R R O O O O O O O O. Bit 7. INT1: Ext8rnallnterr- Requnt 1 &n8b18 When the 1NT1 bit Is set (OM) and U1e!-bit In a"8 Status Register (SREG) Is Bet (~), the exlernal pin InterTUpI is enabled. The Inte~ Sense Control1 bits 1/0 (ISC11 end ISC10) In the MCU generøi Contra ReglstM' (MCUCR) defk1es whether the external intemjpt is ectivated on ribing or falling edge cf the INT1 pln or level serwed. Activity on the pin wli cauæ an intefrupt request even jf INT1 is configured as an output. The oorrespondlng InteITUpt of Externallnterrupt Request 1 Is executed fra'n ~ memory address $002. See 880 -extemallrterrupls". " Bit' -INTO: Ext8m8I ~~ Requnt o &8- When U1e INTO bit Is set (OM) and the 1-bIt In the Status Register (SREG) Is let (~)t the external pin interrupl is enabfed. The IntemJpt Sense ControK> bits 1/0 (ISCO1 and ISCOO) In the MCU gene'bi Control Register (MCUCR) defines wnether the external W\temJpt. activated on rising ~ fai81g edge å the INTO pin ~ 1evel1ensed. AdNIy on the pin wll cauæ an InteITUpt request even jf INTO is configured as an output. The oorr8spondlng intelrupt of Extemallnterrupt Request O It executed from ~m m~ry address $001. See also.e.xternall~pts... Bits R8: R~ ~ These bits are resefved bits in the A T90S44 14/851581d 8Iw8)'S re8t as Z«D. 5