Laboratorieøving 1:Måling i motstandsnettverk

Transkript

1 Laboratorieøving : Måling i motstandsnettverk TFE40: år 008 Laboratorieøving :Måling i motstandsnettverk Forarbeid Oppgave : Seriekobling 3 I R R a)seriekobling: b)ohms lov: eq 3 figur -: Seriekobling av to motstander R = R R [-] I eq = = R R R [-] c)strømmen er den samme gjennom hver motstand, benytter Ohms lov for hver av de. R R = R I = [-3] R R R R = R I = [-4] R R Effekt er gitt av spenning multiplisert med strøm Ptot = I = = [-5] R R R R R R PR = R I = = R R R R [-6] R R ( ) R P = I = = R R R R R R ( R R ) Der er også mulig å bruke kvadratet av strømmen multiplisert med motstanden. eq ( ) R R R R Ptot = I R = R R = P = I R = R = R R R ( R R ) P = I R = R = R R R ( R R ) Eller kvadratet av spenningen dividert med motstanden. Ptot = = R R R eq R R R [-7] [-8] [-9] [-0] [-] Side av 4

2 Laboratorieøving : Måling i motstandsnettverk TFE40: år 008 R R R R R R = = = R R ( R R ) P R R R R R R = = = R R ( R R ) P Total omsatt effekt kan også ses på som summen av effekt omsatt i hver komponent. R R Ptot = PR PR = R R R R R R = = R R ( R R ) ( ) ( ) [-] [-3] [-4] d)se figur - e)se figur - Oppgave : Parallellkobling 9/30 9/30 I I I 4 - R 3 S5 8 R 4 I 3 R figur -: Parallellkoblinger av mostander. a) Parallellkobling Req = R3 R4 R5 R4 R5 R3 R5 R3 R4 R3 R4 R5 [-5] b) Ohms lov: I = R3 [-6] I3 = R4 [-7] I4 = R5 [-8] I kan enten regnes ut på samme måte: Side av 4

3 Laboratorieøving : Måling i motstandsnettverk TFE40: år 008 I = = Req R3 R4 R5 Eller det kan benyttes at summen av alle strømmer ut av en node er null: I I I I = I = I I I 3 4 [-9] [-0] I = R 3 R 4 R 5 c) Parallellkobling, spenningen er den samme over alle sammen. d) Alle metodene presentert i løsningsforslaget til oppgave kan også benyttes her, men siden vi har spenningen og motstanden bør disse benyttes direkte. Altså kvadratet av spenning over motstanden. PR 3 = [-] R P R4 = 3 R 4 PR 5 = R5 Samme for total effekt Ptot = = Req R3 R4 R5 Eventuelt summen av effekten omsatt i hver motstand: Ptot = PR 3 PR 4 PR 5 = R3 R4 R5 e) se figur - f) se figur - [-] [-3] [-4] [-5] Oppgave 3: Motstandsnettverk 3 I 5 - R S4 6 - R 3 S6 9/30 I 3 I 9/30 - S5 8 R 6 R 3 R figur -3: Motstandsnettverk Side 3 av 4

4 Laboratorieøving : Måling i motstandsnettverk TFE40: år 008 a) Ekvivalent motstand regnes enklest ut i trinn, det vil si å regne ut ekvivalent motstand for de forskjellige grenene i motstandsnettverket. For eksempel slik: I - - R I R - R 6 - R A - figur -4: Motstandnettverket fra figur -3 hvor R 3 og R 5 er erstattet med ekvivalenten R A I - R I I 3 - R 6 - R B - figur -5: Motstandnettverket fra figur -3 og figur -4 er videre forenklet ved erstatte R A og R med ekvivalenten R B. R3 R5 R = [-6] A R3 R5 R3 R5 RB = R RA = R [-7] R3 R5 Gjentar forenklingen for gjenværende motstander: RBR6 R = R eq [-8] RB R6 Setter inn for R B R3 R 5 R R6 R3 R5 ( R ( R3 R5 ) R3 R5 ) R6 Req = R = R R3 R5 R ( R R6 ) ( R3 R5 ) R3 R5 R 6 [-9] R R = 3 5 R R R R R R R R6 R R 3 R 6 R 3 R R 5 R 6 R 5 R 3 R 5 b) I er strømmen inn i hele kretsen og er da spenningen delt på den ekvivalente motstanden. I = = R R R3 R R5 R3 R eq 5 R R6 R R 3 R 6 R 3 R R 5 R 6 R 5 R 3 R 5 [-30] R R3 R6 R3 R R5 R6 R5 R3 R5 = R R R R R R R R R R R R R R R R R R ( ) ( ) Side 4 av 4

5 Laboratorieøving : Måling i motstandsnettverk TFE40: år 008 Her begynner uttrykkene å bli noe uhåndterlig. Bruk av tidligere svar bør godtas, for eksempel kan R B brukes, eller rett og slett bare R eq. RB R I ( ) 6 = = = R R eq BR6 R R RB R6 RBR6 [-3] RB R6 De to andre inntegnede strømmene er drevet av sammen spenning, - R : R ( ) R6 R R I R R eq eq R [-3] I = = = = = R R R R R R c) I R R eq ( Req R ) RA R R I eq 3 = = = = = RB RB RB RB RBReq R [-33] R = I R = [-34] R eq R 6 = = R R Req R Req R R = I3 R = R R ( ) B eq ( eq ) R R R R3 = R5 = R6 R = Req RBReq ( eq ) B eq R [-35] [-36] [-37] R R RA R3 = R5 = I3RA = [-38] R R Oppgave 4: Komponentverdier Benytter følgende verdier på motstandene: R R R 3 R 4 R 5 R 6 50 Ω 00 Ω 800 Ω 0 Ω 00 Ω 800 Ω Får da følgende svar for: Oppgave : R eq = 350Ω I = 8,5mA R =,8 R = 8,7 P R = 0,9mW P R = 59mW Side 5 av 4

6 Laboratorieøving : Måling i motstandsnettverk TFE40: år 008 P tot = 70mW Oppgave : R eq = 07Ω = 0 DC I = 93,4mA I = 5,56mA I 3 = 83,3mA I 4 = 4,55mA R3 R4 = R5 = 0(satt til) P R3 = 55,6mW P R4 = 833mW P R5 = 45,5mW P tot = 934mW = 0 DC I = 87mA I =,ma I 3 = 67mA I 4 = 9,09mA R3 = R4 = R5 = 0(satt til) P R3 = mw P R4 = 3,33W P R5 = 8mW P tot = 3,74W Oppgave 3 R eq =,30kΩ I = 5,4mA I = 9,83mA I 3 = 5,55mA R =,3 R =, R3 = R5 = 5,49 R6 = 7,7 P R = 35,5mW P R = 67,7mW P R3 = 6,8mW P R5 = 3,7mW P R6 = 74mW P tot = 308mW Antall siffer som skal være med i oppgitt svar er noe som må vurderes. F.eks. i dette løsningsforslaget er det brukt tre siffer, men det kunne like godt vært fire siffer. Det er klart at to siffer er for lite. På laboratoriet skal det brukes motstander med /- % feiltoleranse og dermed er fire siffer i overkant av hva som kan måles der. En vanlig feil er å låse svarene til et gitt antall desimaler. Da vil større tall få større nøyaktighet, mens veldig små tall vil nesten forsvinne helt. Dette blir feil i denne typen beregninger. En annen vanlig feil er å stryke siste siffer hvis det er null. For eksempel vil da R eq i oppgave 3 bli,3kω i stedet for,30kω. Dette er ikke samme tallet: Side 6 av 4

7 Laboratorieøving : Måling i motstandsnettverk TFE40: år 008, 5kΩ,3k Ω,34k Ω, 95kΩ,30k Ω,304k Ω [-39] Oppgave 5: Avvik For de av verdiene som er proporsjonale med verdien på motstandene vil avviket også følge proporsjonalt. Det vil si at for ekvivalent motstand, spenning og strøm så vil avviket normalt ligge innen for samme feiltoleranse som motstandene, så fremt det ikke er andre feilkilder. Noen av verdiene er omvendt proporsjonale med verdiene på motstandene, for eksempel strøm, og da vil avviktet følge omvendt proporsjonalt med avviket på motstandene. Likevel: for små avvik så er dette nesten det samme. Ut fra formlene for strøm og spenning for motstandene i oppgave til 3 så ser en klart at et avvik i en motstand vil påvirke ikke bare verdiene for den ene motstanden, men for alle motstandene i nettverket. Side 7 av 4

8 Laboratorieøving : Måling i motstandsnettverk TFE40: år 008 Laboratoriearbeid I denne laboratorieoppgaven vil fasiten i hovedsak være å finne i forarbeidet. erdiene som skal måles er alle funnet teoretisk. Mangler i oppgaven eller løsningsforslag skal noteres og sendes til vit.ass. Gjerne rapporter vanlige feil studentene gjør også, slik at det kan lages en liste for å lette feilsøkingen til neste år. Fase : Seriekobling se forarbeid Fase : Parallellkobling se forarbeid Det som skal skje når spenningen økes til 0 volt er at den ene motstanden skal bli svært varm og begynne å ryke etter hvert. Dette er fordi med den spenningen blir dissipert effekt i motstanden 3,33 watt og motstandene tåler bare /3 watt. Fase 3: Motstandsnettverk se forarbeid Fase 4: Godkjenning Det skal kontrolleres at: Forarbeidet er gjort og at det stemmer. Alle målinger er utført. Alle avvik er oppgitt i tallverdi og prosent, og at de har rett fortegn. Avvikene er regnet ut konsekvent med tanke på hva som avviker fra hva. Helst hvor mye målt verdi avviker fra teoretisk verdi. Kommentarer til avvikene. Apparatliste med serienummer er nedtegnet. Motstandene har en feiltoleranse på /- %, i tillegg kommer feiltoleransen til instrumentene og ledninger osv. Siden dette er enkle kretser med bare motstander kan ikke feilen f.eks. på ekvivalent motstand bli noe særlig mer enn /- %. Avvik på mer enn fem prosent skyldes trolig unøyaktig arbeid fremfor unøyaktige komponenter. Manglende målinger, forarbeid eller apparatliste er grunn for ikke å få godkjent. Her skal alt være gjort. Andre store mangler kan også være årsak til å ikke få godkjent. Mindre mangler utenom dette skal påpekes og studentene skal underrettes om at de skal rette opp i det på egen hånd. Side 8 av 4

9 Laboratorieøving : Måling i motstandsnettverk TFE40: år 008 Godkjenningsliste for laboratorieøving Navn Gr.nr. Kommentar Signatur Side 9 av 4

10 Laboratorieøving : RC-krets og CMOS TFE40: vår 008 Laboratorieøving :RC-krets og CMOS: Forarbeid Oppgave : RC-krets a) e) og f) 4 3 R 0 utladning I C oppladning kilde C C - Figur -6: RC-krets med nodenummer, strømretning og jordpunkt. b) Kirchoffs spenningslov, summen av alle spenninger i alle lukkede sløyer er lik null. vr ( t ) vc ( t ) = 0 [-40] Hvis bryteren står i posisjon, det vil si har gått fra posisjon til en i tiden t 0 =0. Hvis det er det motsatte er tilfellet så blir ligningen: vr ( t ) vc ( t ) kilde = 0 [-4] ed å benytte Ohms lov for v r får vi: vr ( t ) = RiR ( t ) [-4] i vet at strømmen gjennom motstanden er den samme som strømmen gjennom kondensatoren og at strømmen gjennom en kondensator er gitt av den deriverte av spenningen med hensyn på tid. i t = i t R ( ) ( ) ( ) C dv ic t = C dt [-43] For å finne ligning () i oppgaven setter vi så sammen [], [3] og [4] og får: dvc ( t ) RC vc ( t ) = 0 [-44] dt RC er en konstant og vi ordner variablene på hver sin side: dvc ( t ) RC = vc ( t ) dt [-45] dvc ( t ) = dt v t RC C ( ) Endrer variabelnavn og integrerer begge sider fra t 0 =0 til t: Side 0 av 4

11 Laboratorieøving : RC-krets og CMOS TFE40: vår 008 ( ) vc t t v0 ( ) RC vc ( t ) ln ( x ) = t v0 RC ln ( vc ( t ) ) ln ( v0 ) = t RC vc ( t ) ln = t v0 RC Setter inn v 0 = kilde og får: C C dx = x 0 dy t RC 0 0 t v t = v e = v e τ t τ ( ) =... v t e q e d kilde [-46] [-47] For å finne ligning () fra oppgaven må vi benytte ligning ** i stedet, ordner på samme måte og får: dvc ( t ) RC = vc ( t ) kilde dt [-48] dvc ( t ) = dt v t RC C ( ) kilde Endrer variabelnavn og integrerer likedan her: ( ) vc t t dx = x RC 0 kilde 0 vc ( t ) ln ( x kilde ) = t 0 RC ln ( vc ( t ) kilde ) ln ( kilde ) = t RC vc ( t ) kilde ln = t kilde RC t ( ) = ( RC kilde ) v t e q. e. d C dy [-49] c) Tidskonstanten er produktet av verdien på motstanden og verdien på kondensatoren. 9 3 τ = RC = C R0 = 5nF k Ω = s = 5µ s [-50] Det er verdt å merke seg at produktet mellom farad og ohm er sekund ut fra følgende: En farad er definert som evnen til å lagre en coulomb med ladninger per volt potensialforskjell mellom to ledere: F = C [-5] En ohm er definert som motstanden(resistans, reaktans eller impedans) nødvendig for å skape en volt i potensialforskjell per ampere strøm. Med andre ord Ohms lov: Ω = A [-5] Side av 4

12 Laboratorieøving : RC-krets og CMOS TFE40: vår 008 Ampere er en grunnenhet, men kan også defineres som coulomb per sekund: A = C s [-53] Setter vi dette sammen så får vi at produktet mellom farad og ohm blir: C F Ω = s C = [-54] s d) U t l a d n i n g 0. 8 s p e n n i n g ( ) t i d ( u s ) O p p l a d n i n g 0. 8 s p e n n i n g ( ) Figur -7: Oppladning og utladning av en kondensator i en RC-krets. Spenningskilden er her satt til en volt. Side av 4

13 Laboratorieøving : RC-krets og CMOS TFE40: vår 008 Oppgave : Kombinatorisk CMOS logikk a) A B D b) Ser at minimum på høy inngangsverdi ligger på 80 % av DD og maksimum for lav inngangsverdi ligger på 0 % av DD. Oppgave 3: Krets a) A B C D Q b) Så lenge det står ni volt over zenerdioden vil det stå seks volt over motstanden. Dette vil gi en konstant strøm gjennom motstanden uavhengig av hvor mye lasten vil benytte. Med forbehold om at lasten ikke vil bruke mer og dermed trekke spenningen over zenerdioden ned. inn zener 5 9 Imaks = I R = = = R 560Ω 0,7mA [-55] c) ed å gjøre motstanden mindre vil det gå mer strøm gjennom spenningsregulatoren som den så kan levere til kretsen. All strøm som ikke går til lasten, det vil si kretsen, vil gå gjennom zenerdioden. Hvis kretsen i perioder vil bruke lite strøm vil det gå mye strøm gjennom zenerdioden. I verste fall vil all strømmen gå gjennom den. Dissipert effekt som er produktet mellom spenningsfallet og strømmen i zenerdioden kan da bli ganske mye. En annen ting at effektforbruket til spenningsregulatoren og kretsen under ett vil være konstant og det samme som produktet mellom forsyningsspenningen på femten volt og maksimal strøm. d) ed å koble inn strapping vil pinne fem og seks, eller inngangen I 3 og I 4, på IC-en trekkes ned til jord. Dette vil sette pinne fire høy som er koblet til pinne åtte og ni, det vil si sette inngangene I 5 og I 6 høy. Inngangene på den ene ubrukte porten er dermed låst til lav og den andre er låst til høy. For å koble inn driverkretsen til signalet Q må strapping kobles inn. Side 3 av 4

14 Laboratorieøving : RC-krets og CMOS TFE40: vår 008 Laboratoriearbeid Fase : RC-krets a) E n p e r i o d e m e d f i r k a n p u l s p å t r y k t R C - k r e t s e n s p e n n i n g ( ) t i d s k o n s t a n t - o p p l a d n i n g t i d ( u s ) t i d s k o n s t a n t - u t l a d n i n g s p e n n i n g ( ) X : 6. 6 Y : 0. 5 s p e n n i n g ( ) X : 6. 4 Y : t i d ( u s ) t i d ( u s ) b) Som i vist i figuren er tidskonstanten for det tilfellet 6,6µs ved oppladning og 6,4µs ved utladning. Dette er ti prosent avvik fra forarbeidet, men må likevel sies å være innenfor hva som er akseptabelt. I dette tilfellet er tidskonstanten hentet direkte ut fra plotdataene hentet fra oscilloskopet. Ytterligere feilkilder vil komme ved manuell avtegning av kurven og dertil avlesning. c) Det er produktet av R og C som er interessant. Formen på kurven vil alltid bevares, men utstrekningen er proporsjonal med produktet. Endres bare en av verdiene betyr dette at utstrekningen er proporsjonal med den. d) Amplituden vil avta med frekvensen. Dette betyr at lave frekvenser slipper lettere igjennom enn høye frekvenser. Med andre ord vil kretsen filtrere vekk høye frekvenser og dermed fungere som lavpassfilter. Side 4 av 4

15 Laboratorieøving : RC-krets og CMOS TFE40: vår 008 Fase : CMOS a) Målte verdier for utgangene Q og D. Zenerdiodene kan ha litt forskjellig spenning over seg og CMOS-brikken kan ha litt varierende spenning på utgangene. Inngangssignaler: 0=jord, = DD Spenninger i volt med tre desimaler, f.eks. 0,00 eller 8,70 A B C D Q ,89 8, ,88 8, ,87 8, ,49 0, ,003 8, ,5 0, ,57 0,003 0,003 8,79 b) Når inngangene A og D til NAND-porten som styrer Q begge er null vil utgangen ha litt høyere spenning. Denne skal ligge over de andre med omtrent 0,. Årsaken til dette er at det vil være to transistorer som hjelper med å trekke spenningen opp. Dette vil være ekvivalent med å ta to like motstander i parallell og bare en av de ellers. c) En inngang kan ligge tjue prosent under DD for å bli oppfattet som logisk høy. ed ni volt blir nederst grense 7,. Alle verdiene på Q ligger da godt innenfor. Fase 3: Godkjenning Det skal kontrolleres at: Forarbeidet er gjort og at det stemmer. Alle målinger er utført. Alle avvik er oppgitt i tallverdi og prosent, og at de har rett fortegn. Avvikene er regnet ut konsekvent med tanke på hva som avviker fra hva. Helst hvor mye målt verdi avviker fra teoretisk verdi. Kommentarer til avvikene. Apparatliste med serienummer er nedtegnet. Måling av stigetid og falltid på oscilloskop kan være vanskelig å få til nøyaktig. Selv i dette løsningsforslaget ligger det på 0 %. Målingene skal være gjort etter beste evne. Store avvik grunnet dårlig arbeid skal ikke godkjennes. Manglende målinger, forarbeid eller apparatliste er grunn for ikke å få godkjent. Her skal alt være gjort. Andre store mangler kan også være årsak til å ikke få godkjent. Mindre mangler utenom dette skal påpekes og studentene skal underrettes om at de skal rette opp i det på egen hånd. Noen av spørsmålene kan være vanskelig for noen, la de i såfall få svaret på disse. Godkjenn først etter at de har ført svarene inn i laboratoriejournalen. Side 5 av 4

16 Laboratorieøving : RC-krets og CMOS TFE40: vår 008 Godkjenningsliste for laboratorieøving Navn Gr.nr. Kommentar Signatur Side 6 av 4

17 Laboratorieøving 3: Absoluttverdikrets portkretser TFE40: vår 008 Laboratorieøving 3:Absoluttverdikrets - portkretser Forarbeid Oppgave : A B X=A B tabell : Sannhetstabell for «eksklusiv eller»-port. i ser av sannhetstabellen til en «eksklusiv eller»-port, XOR-port, se tabell, at den kan benyttes som en inverterer med en styreinngang, «enable». ed å benytte en «eksklusiv eller»-port for hver bit og koble styresignalet «EN» til en av de to inngangene på hver av de, får vi en firebits invertererkrets jamfør spesifikasjonstabellen. DI[3] DO[3] DI[] DO[] DI[] DO[] DI[0] DO[0] EN Figur 3-8: Krets_ Oppgave : a) S = A B C C b) c) n n n n = A n B n 0 = A n = An Bn An Cn Bn Cn = An Bn An 0 Bn 0 n B n = A B A B S n C n tabell : Sannhetstabell for halvadderer. n n [3-56] Side 7 av 4

18 Laboratorieøving 3: Absoluttverdikrets portkretser TFE40: vår 008 INN CARRY 0 6 '' SUM Figur 3-9: Halvadderer. Oppgave 3: a) Fire bit gir seksten unike kombinasjoner: bit = 4 = 6 b) i) Uten fortegn har vi alle tallene mellom 0000 BIN til BIN, dette vil si alle heltall fra og med null til og med femten: S U [ 0,5] [3-57] ii) Med fortegn har vi alle tallene mellom BIN til 0 BIN, dette vil si alle heltall fra og med minus sju til pluss sju: S U [ 7,7] [3-58] Her vil vi ha to representasjoner for null, 0 og -0. iii) Et firebits toerkomplement tall vil representere tallene fra 000 til 0, dette vil si alle heltall fra og med minus åtte til og med sju: S U [ 8,7 ] [3-59] c) Binær Heksadesimal Desimal Binær (abs) Heksadesimal (abs) 0 0x x7 00 0x x6 00 0x x x x4 00 0x x x 000 0x 000 0x 000 0x x x0 0xF x 0 0xE x 0 0xD x3 00 0xC x4 0 0xB x5 00 0xA x6 00 0x x x x8 Side 8 av 4

19 Laboratorieøving 3: Absoluttverdikrets portkretser TFE40: vår 008 Oppgave 4: a) og d) INN UT '' (U.) 0 (U.3) XOR3 (U.) HA3 5 (U.) A 4 (U.3) B C S (U.) 6 (U3.) 7 8 (U.9) 7 (U.8) XOR (U.0) 9 HA (U.9) A (U.8) B C S (U.0) 3 (U3.0) 5 (U.) 4 (U.) XOR (U.3) 6 HA 9 (U.5) A 8 (U.6) B C S (U.4) 0 (U3.4) (U.5) (U.6) XOR0 (U.4) 3 6 (U.) 5 (U.) HA0 C0 (U.3) 7 4 (U3.) 3 (U3.) S0 (U3.3) figur 3-0: Firebits absoluttverdikrets. b) Styreinngangene til invertererkretsen og «legg til en»-kretsen må kobles til det mest signifikante bittet på inngangen, også kjent som fortegnsbittet. Det vises i figur 3-0 hvor fortegnsbittet er koblet til terminal tretti. c) Inngangene på «XOR3» er koblet sammen og følgelig har inngangene alltid samme verdi, vi ser av sannhetstabellen, se tabell, at utgangen er null både for A=B=0 og A=B=. Utgangen til «XOR3» er koblet til den ene inngangen til halvaddereren «HA3». Hvis den ene inngangen til en halvadderer alltid er null vil sumbitet ut være det samme som den andre inngangen og mentebitet alltid være null. Oppgave 5 a) Se figur. b) Kritisk sti er langs menten som må forplante seg gjennom hele addereren. Dette betyr at alle bitene inn til halvaddererene, unntatt den siste HA3, må være en, samt at fortegnsbittet må være en for å aktivere kretsen. Det mest signifikante bitet, MSB, må altså være en, de andre tre må være null siden de vil bli invertert gjennom «eksklusiv eller»-portene. Siden det er en forplantningsforsinkelse så må ikke bitene være satt på forhånd. Altså null ut av kretsen og alle mentene. Kritisk sti vil altså finne sted når inngangen bytter fra 0b0000 til 0b000. Side 9 av 4

20 Laboratorieøving 3: Absoluttverdikrets portkretser TFE40: vår 008 c) d) XOR3 0-> 75ns HA0_AND 0-> 45ns HA_AND 0-> 45ns HA_AND 0-> 45ns HA3_XOR 0-> 75ns = Kritisk sti -- 85ns i) 30 ii) Portkrets U3, pinne. iii) XOR: t PHL-typ =85ns 57ns (0,55ns/pF)C L t PLH-typ =75ns 47ns (0,55ns/pF)C L AND: t PHL-typ =55ns t PLH-typ =45ns 8ns (0,55ns/pF)C L 8ns (0,55ns/pF)C L e) En kritisk sti på 85ns gir en maksimal klokkehastighet på 3,5MHZ INN UT '' (U.) 0 (U.3) XOR3 (U.) 5 (U.) 4 (U.3) HA3 (U.) 6 (U3.) 7 8 (U.9) 7 (U.8) XOR (U.0) 9 (U.9) (U.8) HA (U.0) 3 (U3.0) 5 (U.) 4 (U.) XOR (U.3) 6 9 (U.5) 8 (U.6) HA (U.4) 0 (U3.4) (U.5) (U.6) XOR0 (U.4) 3 6 (U.) 5 (U.) HA0 (U.3) 7 4 (U3.) 3 (U3.) (U3.3) Figur 3-: Kritisk sti Side 0 av 4

21 Laboratorieøving 3: Absoluttverdikrets portkretser TFE40: vår 008 Laboratoriearbeid Fase 3 Fasiten er gitt av forarbeidet. Fase 4: a)olts/di justerer hvor mange volt hver rute skal representere i høyden. Jo større verdi, jo lavere blir amplituden på skjermen. OBS: Det er kun representasjonen som endres, signalet er det samme. SEC/DI endrer hvor mye tid hver rute representerer i bredden. b)signalet «forsvinner». Trigger er beskjed til oscilloskopet ved hvilken spenning det skal begynne å tegne kurven. Ligger nivået over vil aldri spenningen nå det nivået og signalet vil aldri bli tegnet. Fase 5: a)forplantningsforsinkelse: ca. 660ns b)avviket her ble veldig stort, dette er trolig fordi alle ledningene og måleinstrumentene representerer en veldig stor kapasitiv last for portkretsene. Ut fra formlene ser vi det at tidsforsinkelsen til en enkelt port er lineær med den kapasitive lasten. c)en forplantningsforsinkelse på 660ns gir en maksimal klokkefrekvens på,5mhz d)når signalfrekvensen går over halvparten av maksimal klokkefrekvens vil utgangsverdien ikke rekke å bli satt før et nytt påtrykk kommer. Siden overgangen 000 BIN til 0000 BIN har Side av 4

22 Laboratorieøving 3: Absoluttverdikrets portkretser TFE40: vår 008 en mye mindre forplantningsforsinkelse enn 0000 BIN til 000 BIN så vil utgangsverdien være høy kortere og kortere tid når frekvens økes. Går vi litt over maksimalfrekvens blir den aldri satt. Fase 6: Utgangen av kritisk sti er en XOR-port. På neste side er stige og falltid for XOR-porten målt på oscilloskopet. På siden etter er det tilsvarende for AND-porten. Side av 4

23 Laboratorieøving 3: Absoluttverdikrets portkretser TFE40: vår 008 Side 3 av 4

24 Laboratorieøving 3: Absoluttverdikrets portkretser TFE40: vår 008 Side 4 av 4

25 Laboratorieøving 3: Absoluttverdikrets portkretser TFE40: vår 008 Fase 4: Godkjenning Det skal kontrolleres at: Forarbeidet er gjort og at det stemmer. Alle målinger er utført. At absoluttverdikretsen fungerer. Altså må de demonstrere den. Kommentarer til avvikene. Forvent ganske solide avvik på stige-, falltid osv. Apparatliste med serienummer er nedtegnet. Manglende målinger, forarbeid eller apparatliste er grunn for ikke å få godkjent. Her skal alt være gjort. Andre store mangler kan også være årsak til å ikke få godkjent. Mindre mangler utenom dette skal påpekes og studentene skal underrettes om at de skal rette opp i det på egen hånd. ær nøye og kommenter også småfeil. Selv om ganske mye småfeil skal tolereres så har studentene rett til å få slik korrigert. Det er slik at en laboratorieøving er godkjent eller underkjent. Overført til karakterskalaen så vil det si at en godkjent øving er alt fra E og oppover. Det er dumt hvis de går ut og tror de har alt rett når de kan få godkjent med forholdsvis store mangler. Dette må likevel vurderes litt, det er ikke meningen å ta motet fra dem. Side 5 av 4

26 Laboratorieøving 3: Absoluttverdikrets portkretser TFE40: vår 008 Godkjenningsliste for laboratorieøving 3 Navn Gr.nr. Kommentar Signatur Side 6 av 4

27 Laboratorieøving 4: Terning TFE40: vår 008 Laboratorieøving 4:Terning Forarbeid Oppgave a)den trenger 6 på kanten for å vise 6, og den sjuende i midten for å vise, 3 og 5. b)i må først se på mønstrene vi ønsker å lage med de syv lysdiodene. Mønsteret for terningkast én er at bare den midterste lysdioden lyser. Denne må derfor kunne styres individuelt. i har da brukt opp et styresignal, S 0. For terningkast to skal lysdioden øverst til høyre og nederst til venstre lyse. Dette gjelder også for de resterende terningkastene, og vi kan derfor konkludere med at hvis den ene av disse to skal lyse så skal den andre lyse også. Altså er det ikke nødvendig med isolert styring og de kan styres av samme signal, S. Terningkast tre består av diagonalen fra øverst til høyre og ned til venstre. Dette mønstret tilsvarer styresignal S 0 og S. For å danne mønsteret til terningkast fire kan vi benytte oss av styresignal S. I tillegg trenger vi å kunne skru på dioden øverst til venstre og dioden nederst til høyre. ed å kikke på de øvrige mønstrene ser vi at disse to alltid skal lyse sammen. Altså, styresignal S og styresignal S som vi har fra før. Da har vi bare ett styresignal igjen og vi har bare ett terningkast igjen også. De to siste lysdiodene vi trenger for å vise terningkast seks er midterst til venstre og høyre. i benytter vårt siste styresignal, S 3. Terningkast seks vil da bestå av S, S og S 3. S S S 3 S 0 S 3 S S c)fyller inn resultatene vi kom fra til i b). Q (hex) Q Q Q 0 S 3 S S S 0 S (hex) X X X X E D C X X X X - Side 7 av 4

28 Laboratorieøving 4: Terning TFE40: vår 008 d) e) 0 S =,,3,4,5 = Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q S =,,3 = Q Q Q Q Q Q Q Q Q S = = Q Q Q 0 S =,4,6 = Q Q Q Q Q Q Q Q Q S 3 S Q Q Q 0 Q Q Q X X [4-60] X X 0 S 3 =Q 'Q ' S =Q ' Q Q Q S 0 3 X 0 0 Q Q Q S X X X S =Q 'Q ' S 0 =Q 0 ' f)teller antall mønster hvert styresignal er med i, og deler svarene på seks for å finne sannsynligheten. 5 P(S3 = ) = = 83.3% 6 3 P(S = ) = = 50% 6 [4-6] P(S = ) = = 6.7% 6 3 P(S0 = ) = = 50% 6 Side 8 av 4

29 Laboratorieøving 4: Terning TFE40: vår 008 Oppgave a)begge portene blir invertere ved å kortslutte inngangene. NOR-porten kan i tillegg bli en inverter ved å koble en av inngangene til jord, mens NAND-porten kan bli en inverter ved å kortslutte en av inngangene til forsyningsspenningen. A B C D E F G H b)se a) c) S S S 3 = = = Q Q Q Q Q Q S0 = Q0 = Q0 Q0 d)her kan det være flere løsninger, for eksempel avhengig av hvordan invertererene dannes. S = = = Q Q S Q Q Q S 3 S 0 S 3 S S S0 S S S3 U 40 - NAND U NOR I I I4 O 4 I4 O O O4 I O3 I O3 I 3 I3 I 3 I3 I3 I3 Tilfeldig tall Osc Q Q Q0 Teller Side 9 av 4

30 Laboratorieøving 4: Terning TFE40: vår 008 Laboratoriearbeid Fase a) b)med en frekvens på 840Hz så vil terningen øke sin verdi 84ganger i løpet av et tidels sekund. c)tallene en til seks vil ha bitmønster: Desimaltall bitmønster Dette er mønsteret vi ser gjentar seg på oscilloskopbildet også. Fase 3 a)duty-cycle er likedan her som sannsynlighetene i forarbeidet. Side 30 av 4

31 Laboratorieøving 4: Terning TFE40: vår 008 b)se a) c)her kan det forekomme forholdsvis store «avvik». Husk at dette er tilfeldig og at summen av alle usannsynlige utfall er ganske sannsynlig. Så fremt alle resultater forekommer så er det vanskelig å avgjøre om noe er korrekt. Men for eksempel hvis terningkastene, 3 og 5 aldri forekommer, og 4 er overrepresentert i forhold til 6, så er det god grunn til å tro at den midterste lysdioden ikke virker. Side 3 av 4

32 Laboratorieøving 4: Terning TFE40: vår 008 Fase 4 Side 3 av 4

33 Laboratorieøving 4: Terning TFE40: vår 008 Godkjenningsliste for laboratorieøving 4 Navn Gr.nr. Kommentar Signatur Side 33 av 4

34 Laboratorieøving 5: Absoluttverdikrets FPGA TFE40: vår 008 Laboratorieøving 5:Absoluttverdikrets FPGA Forarbeid Oppgave - Oppgave a)fire XOR-porter gir en invertererkrets med enable-inngang. Se figur 5- DI[3] DO[3] DI[] DO[] DI[] DO[] DI[0] DO[0] EN figur 5-: Fire XOR-porter i parallell hvor den ene pinne på samtlige er koblet sammen til inngangen enable. Dette gir funksjonen til en firebits styrt inverterer. En skrivebordstest er at man sjekker logikken uten hjelp av simuleringer på en datamaskin eller en fysisk implementering. Det gjøres ved at setter opp en tabell med inngangsverdier og beregner hvilke utgangsverdier en skal, se eksempel i tabell 3. Etterpå sjekker en manuelt designet sitt mot dette. DI EN DO tabell 3: Eksempel på testdata for en skriverbordstest. b)krets er fire halvadderere hvor enable-signalet går inn på sammen med det minst signifikante bitet. Opptegnet i. Side 34 av 4

35 Laboratorieøving 5: Absoluttverdikrets FPGA TFE40: vår 008 DI[3] CO DI[] DO[3] DI[] DO[] DI[0] DO[] EN DO[0] figur STYLEREF \s 5- SEQ Figur \* ARABIC \s : En serie med halvadderere hvor den ene inngangen på den minst signifikante halvaddereren er koblet til «EN», eller enable. Dette gir funksjonaliteten til en firebits «legg til»-krets. Oppgave 3 a) En sekstenbitsversjon lages ved å koble carry-out fra en krets_ inn på enableinngangen på neste krets_. b) ed å benytte en AND-port så kan vi sikre at både det mest signifikante bitet og ENABS må være en. DI 6 DI[5] DI[:5] DI[8:] 4 4 KRETS_ DI EN EN KRETS_ DI EN EN CO DO CO DO 4 4 DO[:5] DO[8:] 6 DO DI[4:7] 4 KRETS_ DI EN CO DO 4 DO[4:7] EN DI[0:3] 4 KRETS_ DI EN CO 4 DO[0:3] ENABS EN DO Side 35 av 4

36 Laboratorieøving 5: Absoluttverdikrets FPGA TFE40: vår 008 figur 5-3: Fire krets_ koblet sammen for å øke bitbredden fra fire bit til seksten. Signalene ENABS og MSB på inngangsbussen gir sammen med en AND-port funksjonaliteten til en styrt absoluttverdikrets. c) Det er selvfølgelig ingen fasit her, men utvalget av tall i en testplan bør ha med ekstremverdier siden feil ofte vil gi utslag der. Inngangssignaler Utgangssignaler DI EN EN DO CO d) Samme som i c), ingen fasit, men ekstremverdier er lurt. Inngangssignaler Utgangssignaler ENABS DI DO 0 0xA893 0xA893 0xA893 0x576D 0 0x0000 0x0000 0x0000 0x xFFFF 0xFFFF 0xFFFF 0x x8000 0x8000 0x8000 0x x5678 0x5678 0x5678 0x x800 0x800 0x800 0x7FFF e) Toerkomplement av 0x8000 er 0x8000. Dette er fordi det er det mest negative tallet og absoluttverdien er en større en det største positive tallet som er mulig å beskrive med toerkomplement. Side 36 av 4

37 Laboratorieøving 5: Absoluttverdikrets FPGA TFE40: vår 008 Laboratoriearbeid: Fase a)knappen benyttes for å sette prober på ledninger, pinner og busser i «schematic editor». Fase a)se figur på neste side. b)se figur to sider frem c)se figur to sider frem Fase 3 Alle simuleringene ligger på siste side. Fase 4 - Fase 5 Det er veldig viktig å kontrollere at studentene har noe som virker, og at de har tatt vare på alle resultatene. Side 37 av 4

38 Laboratorieøving 5: Absoluttverdikrets FPGA TFE40: vår 008 Figur 5-4: Ferdig koblet KRETS_. Fire XOR-porter for å invertere inngangen, og fire halvadderer for å legge til en. Side 38 av 4

39 Laboratorieøving 5: Absoluttverdikrets FPGA TFE40: vår 008 Figur 5-5: Fire KRETS_ koblet sammen for å danne en sekstenbits absoluttverdikrets. Side 39 av 4

40 Laboratorieøving 5: Absoluttverdikrets FPGA TFE40: vår 008 Side 40 av 4

41 Laboratorieøving 5: Absoluttverdikrets FPGA TFE40: vår 008 Godkjenningsliste for laboratorieøving 5 Navn Gr.nr. Kommentar Signatur Side 4 av 4

42 Side 4 av 4 TFE40: vår 008