CMOS med transmisjonsporter blir presentert, herunder

Størrelse: px
Begynne med side:

Download "CMOS med transmisjonsporter blir presentert, herunder"

Transkript

1 Del 12: Passtransistor- og dierensiell CMO logikk NGVR ERG I. Innhold CMO med transmisjonsporter blir presentert, herunder komplementær pass transistor logikk (CP), lean integration med pass transistorer (EP) og andre pass transistor logikk typer. Ulike dierensielle logikkstiler blir introdusert inkludert sample set dierensiell logikk (D), enable/disable CMO dierensiell logikk (ECD), latched CMO dierensiell logikk (CD) og dierensiell strøm svitsj logikk (DC). ic- MO logikk blir overladisk presentert. lle henvisninger til igurer er relevant or Weste & Harris [1]. 1. Innhold. 2. CMO med transmisjonsporter. Kapittel side Komplementær pass transistor logikk (CP). Kapittel side ean integration med pass transistorer (EP). Kapittel side ndre pass transistor amilier. Kapittel side Dierensielle kretser. 7. ense-ampliier kretser. 8. ample set dierensiell logikk (D). 9. Enable/Disable CMO dierensiell logikk (ECD). 10. Dierensiell strøm svitsj logikk (DC). 11. icmo kretser. 12. ammenligning av CMO logikk typer D0 D1 II. CMO med transmisjonsporter (Kapittel side ) D0 D1 Fig. 1. Transmisjons port multiplekser.(fig1.28) Kretser slik som tristate, latcher og multipleksere er ote tegnet med transmisjonsporter i tillegg til statisk CMO logikk. Et eksempel er transmisjonsgate multiplekser som vist i Fig. 1. En transmisjonsport kan utvides med et utgangsbuer som vist i Fig. 2. Vi kaller en slik krets or CMOTG. Utgangsbueret er en inverter som vil sørge or at utgangen holder gode logiske verdier. I utgangspunktet kan man å inntrykk 0 1 Fig. 2. CMO transmisjonsport med utgangsbuer.(fig8.47) av at transmisjonsporter er undamentalt orskjellige ra vanlig statisk CMO. I realiteten er det ikke stor orskjell. N1 N2 Fig. 3. lternative implementasjoner av CMOTG multiplekeser.(fig8.49) To ulike realiseringer av CMOTG multiplekesere er vist i Fig. 3. I kretsen til venstre er det brukt invertere og transmisjonsporter, mens kretsen til høyre er en statisk CMO port. Dersom vi ser på de ire transistorene til venstre på kretsen til høyre i iguren ser vi at dette er en tristate 1 inverter med som inngang. De ire transistorene til høyre utgjør en tristate inverter med som inngang. Vi ser at dersom vi kobler sammen nodene mellom pmo transistorene og nmo transistorene i de to tristate inverterne, N1 og N2, vil vi å en helt identisk krets som til venstre i iguren. Kretsene blir da identiske, både logisk og elektrisk. Denne sammenkoblinger er unødvendig og vil bare bidra med økt motstand og kapasitans og deror bidra med økt parasittisk tidsorsinkelse.. Mål Kunne implemetere CMO med transmisjonsporter. III. Komplementær pass transistor logikk (CP) (Kapittel side ) * Kaskode spenning svitsj logikk (CV). (INF3400 Del 8: Eektorbruk og statisk CMO[2]) N1 N2 1 Dette tilsvarer en klokket CMO port C 2 MO.

2 pmo transistorene koblet til nodene og Z bidrar til å trekke enten eller Z til logisk 1, dvs. i dette tilellet. CP kan implementeres uten de to pmo transistorene. En av nodene eller Z vil da bli trukket helt ned til 0, mens den andre vil bli trukket opp til V DD V t. Denne reduserte logiske 1 vil bli invertert til en skikkelig logisk 0 etter utgangsinverteren. Utgangsinverteren som skal drive til 0 vil da ikke bli skrudd helt på. Dette bidrar ikke bare til orsinkelse, men også til økt eektorbruk ordi inngangstransisjonen or utgangsinverteren blir treg. Fig. 4. Komplementær pass transistor logikk (CP).(FIG8.53a) Komplementær pass transistor logikk (CP) er vist i Fig. 4. Vi ser at kretsen minner om CMOTG. Inverterne på utgangen er lav skew der nedtrekket er prioritert. Fig. 7. Komplementær pass transistor logikk (CP.) (FIG8.53b) Z I Fig. 7 er utgangsinvertere til multiplekesere på inngangen vist. I dette tilellet er utgangsinverterne droppet.. Mål Kunne implementere multipleksere ved hjelp av komplementær pass transistor logikk (CP).. Notater Fig. 5. Komplementær pass transistor logikk (CP), = 0 og = 1.(FIG8.53a) CP multiplekseren med = 0 og = 1 er vist i Fig. 5. Her er det to signalveier ra og til henholdsvis og. Vi ser ørst på signalveien ra til via Z. ignalet går via en nmo transistor til Z som vil bli trukket helt ned til 0. derimot kan ikke trekkes helt opp til 1 ordi nmo transistoren som orbinder med vil ha et terskelall. pmo transistoren som er koblet til og som har Z som gate signal vil bidra til å trekke helt opp til 1. Z Fig. 6. Komplementær pass transistor logikk (CP), = 1 og = 1.(FIG8.53a) CP multiplekseren med = 1 og = 1 er vist i Fig. 6.

3 IV. ean Integration med pass transistorer (EP) (Kapittel side 311) V. ndre pass transistor amilier (Kapittel side ) Fig. 8. ean Integration med pass transistorer (EP) (FIG8.47). DP En lean integration krets med pass transistorer (EP) er vist i Fig. 8. Transmisjonsportene er erstattet med passtransistorer. Node blir presset opp til 1 når utgangen er 0. På denne måten kan vi erstatte to pmo transistorer ved inngangene med en transistor som er styrt ra utgangen.. Mål Forstå hvordan lean integration krets med pass transistorer (EP) implementeres.. Notater Fig. 9. Dobbel pass transistor logikk (DP) (FIG8.47) Dobbel pass transistor logic (DP) er vist i Fig. 9. DP ligner på CMOTG, men består av dobbelt sett med transmisjonsporter når vi trenger inverterte utganger i tillegg til ordinære utganger. Kretsen trenger ikke tilbakekobling or å sikre gode logiske verdier.. EEP Z Fig. 10. Energi eektiv pass transistor logic (EEP). (FIG8.47) Energi eektiv pass transistor logikk (EEP) er vist i Fig. 10. pmo transistorene som skal dra nodene eller Z er ikke koblet til V DD, men istedet koblet til utgangen. Dette betyr økt tidsorsinkelse, men redusert eektorbruk. C. PP Push-pull pass transistor logikk (PP) er vist i Fig. 11. I dette tilellet er det to nmo pass transistorer og to pmo pass

4 Z Fig. 13. Dierensiell kaskode spenning svitsj med pass transistor logikk (DCVPG). (FIG8.47) Fig. 11. Push-pull pass transistor logikk (PP). (FIG8.47) G. Notater transistorer, der de to komplementære utgangene brukes til å trekke den andre utgangen til riktig verdi. Vi år et terskelall over de to nmo passtransistorene slik at bare kan trekkes opp til V DD V t. Vi ser at når utgangen skal være logisk 1 så vil den andre utgangen være logisk 0. I dette tilellet vil nær null skru på en pmo transistor koblet med drain til slik at denne utgangen trekkes helt opp til 1. Tilsvarende vil en utgang nær 1 skru på nmo transistoren med drain koblet til utgangen trekke helt ned til 0. D. RP Z Fig. 12. ving-restored pass transistor logikk (RP). (FIG8.47) ving-restored pass transistor logikk (RP) er vist i Fig. 12. ogikken ligner på EEP, men er enklere. Her er pmo transistorene som bidrar til å trekke nodene og Z opp til 1 droppet. I stedet bidrar de to krysskoblede inverterne på utgangen til å trekke begge utgangene til skikkelige logiske verdier. E. DCVPG Dierensiell kaskode spenning svitsj med pass transistor logikk (DCVPG) er vist i Fig. 13. ogikken er orholdsvis lik kaskode voltage svitsj logikk (CV). Inngangene er koblet til drain/source på transistorer slik at det blir pass transistor logikk i stedet or komplementære nedtrekk som CV har. F. Mål Få et overblikk over ulike varianter av logikk med transmisjonsporter og pass transistorer.

5 VI. Dierensielle kretser * Kaskode spenning svitsj logikk (CV). (INF3400 Del 8: Eektorbruk og statisk CMO[2]) Den vanligste CMO logikken er statisk logikk. Dynamisk logikk som anvendes relativt ote er domino-, pass-transistorog pseudo nmo logikk. I tillegg er det ikke uvanlig å anvende ulike typer dierensiell logikk særlig i anvendelser der det er meget viktig å begrense digital støy. Typiske systemer er mixedmode eller mixed-signal som er integrerte systemer der analoge og digitale delkretser deler samme substrat. Mange dierensielle kretser er utviklet ra kaskode spenning svitsj logikk (CV). innganger Fig. 16. Nonthreshold logikk (NT). Vre = VDD/2 + Vt ordi transistorene vil stenge nedtrekket når utgangen på en av de komplementære blokkene trekkes ned mot GND. åde D og CNT er orholdsvis uvanlig å bruke i moderne CMO.. Mål Forstå hvordan D og CNT logikk virker.. Notater Fig. 14. Dierensiell split-level (D). Dierensiell split-level (D) er vist i Fig. 14. Nedtrekket består av komplementære nedtrekk lik CV, men i tillegg er det koblet nmo transistorer i serie opp til utgangene. Disse nmo transistorene har gate terminalen koblet til en spenningsreeranse V re = V DD/2 V t, slik at utgangen av de komplementære nedtrekkene ( og ) år redusert sving til 0 V DD/2. Dette reduserer parasittisk tidsorsinkelse ved nedtrekk som blir utnyttet til å redusere lengden på transistorene. I moderne design er imidlertid lengden ote minimum slik at dette ikke er utnyttbart i praksis. Fig. 15. Kaskode nonthreshold logikk (CNT). Kaskode nonthreshold logikk (CNT) er vist i Fig. 15. ogikken bygger på D og nontreshold logikk (NT) som er vist i Fig. 16. NT logikk tilsvarer en pseudo nmo logikk med tillegg en nmo transistor og en kapasitans i parallell til GND. NT er tregere enn pseudo nmo logikk og bruker mer statisk eekt, og er deror ikke vanlig å bruke. nmo transistorene mot GND i CNT logikk vil bidra til å redusere strømtrekket

6 VII. ense-ampliier kretser * Kaskode spenning svitsj logikk (CV). (INF3400 Del 8: Eektorbruk og statisk CMO[2]) * Dual-rail domino logikk. (INF3400 Del 9: Dynamisk CMO[3]) ense ampliier ense-ampliier kretser er kretser som orsterker små dierensielle signaler til store spenningssving på utgangen. enseampliier kretser brukes ote i hukommelser der bitlinjer ote har stor kapasitiv last 2 og vil deror ha stor orsinkelse og trege transisjoner. Kretser som reagerer på små spenningsendringer (transisjoner) vil da kunne reagere raskt når en bitlinje er i erd med å å endret sin verdi. ense-ampliier kretser er utsatt or ladningsdeling som kan påvirke kretsenes utgang ordi kretsen reagerer på små orandringer. Dette påvirker robusthet negativt. ense ampliier _l _h C C Fig. 18. Generisk sense-ampliier krets. Fig. 17. Dual-rail domino logikk. ense-amplier kretser er basert på CV kretser eller mer presist dual-rail domino logikk som er vist i Fig. 17. Vi kan betrakte sense-ampliier kretser som dual-rail domino logikk med en sense-ampliier or deteksjon og orsterkning av små dierensielle spenninger. En generisk sense-ampliier krets er vist i Fig. 18 øverst. Den er mest nyttig or komplekse nedtrekk som representerer betydelig parasittisk orsinkelse. Inngangene er dierensielle som eksempelet nederst i Fig. 18 viser. Det vil alltid være slik at bare et av nedtrekkene er PÅ. VIII. ample set dierensiell logikk (D) * Kaskode spenning svitsj logikk (CV). (INF3400 Del 8: Eektorbruk og statisk CMO[2]). Mål Forstå generisk sense-ampliier krets.. Notater Fig. 19. ample set dierensiell logikk (D). 2 itlinjene skal typisk drive svært mange transistorer. ample set dierensiell logikk (D) er vist i Fig. 19. Vi ser at D skiller seg ra dual-rail domino logikk ved at D ikke har en ren precharge ase. egg merke til at nmo transistoren som er brukt or å koble de komplementære nedtrekkene til GND er styrt av og ikke som or dual-rail domino logikk. Dette betyr at porten ikke precharger, men sampler. Vi må orutsette at nedtrekkene ikke kan overstyre pmo transistorene som skal trekke både og opp mot V DD eller logisk 1.

7 sistorene antas å være svake og brukes til å motvirke reduksjon i den av utgangene og som ortsatt skal være logisk 1.. Mål Forstå hvordan D logikk virker.. Notater Fig. 20. ample set dierensiell logikk (D) ved sample ase. ample set dierensiell logikk (D) ved sampling er vist i Fig. 20. Vi antar at inngangene er stabile slik at ett av nedtrekkene er PÅ ( i dette eksemplet). Nedtrekket som er PÅ vil orsøke å trekke noden ned til GND eller logisk 0. Vi kan anta at transistorene er dimensjonert slik at noden vil å en spenning som er litt lavere enn V DD, illustrert som stiplet linjer i iguren. ense-ampliier kretsen som har en elles nmo transistor i nedtrekket ned mot GND som er styrt av vil skru av nedtrekkene i sense-ampliieren. Poenget med senseampliiere er å lage et alternativt nedtrekk or nodene og som er mye mer eektivt enn de komplekse nedtrekkene ( og ). Vi ser at porten sampler inngangene slik at en av nodene og blir trukket noe ned ra V DD istedet or å precharges til V DD. I denne samplingsasen er det statisk eektorbruk ordi en av utgangene eller vil ha opptrekk og nedtrekk som er på samtidig. Fig. 21. ample set dierensiell logikk (D) ved set ase. Når skiter ra 0 til 1 vil porten gå over i en set ase (motsvarende evaluering or dual-rail domino logikk) som vist i Fig. 21. nmo transistoren i det eektive nedtrekket i senseampliieren vil trekke raskt ned til GND ordi og er begge 1. Poenget er at kretsen slipper å trekke en av utgangene eller ned til 0 via de komplekse nedtrekkene. De grå tran-

8 I. Enable/Disable CMO dierensiell logikk (ECD) * Kaskode spenning svitsj logikk (CV). (INF3400 Del 8: Eektorbruk og statisk CMO[2]) Fig. 24. Enable/disable CMO dierensiell logikk (ECD) ved enable. Fig. 22. Enable/disable CMO dierensiell logikk (ECD). Enable/disable CMO direnesiell logikk (ECD) som er vist i Fig. 22 representerer en orbedring av D logikk ved at statisk eektorbruk blir redusert. ECD logikk ved disable er vist i Fig. 24. Porten disables når = 0, slik at pmo transistoren i toppen som er styrt av skrus av og precharge transistorene skrus av som vist i Fig. 24. De to pmo transistorene i det som logisk er to krysskoblete invertere er i starten PÅ og vil orsøke å trekke begge utgangene til logisk 1. I iguren har vi antatt at nedtrekket er PÅ og det vil deror bidra til å holde utgangen lav. De to krysskoblete inverterne vil holde utgangene til riktig logiske verdier.. Mål Forstå hvordan ECD virker.. Notater Fig. 23. Enable/disable CMO dierensiell logikk (ECD) ved disable.) ECD logikk ved disable er vist i Fig. 23. Porten disables når = 1, slik at utgangene blir trukket ned til 0 som vist i Fig. 23. Her er precharge transistorene nmo transistorer slik at de ikke vil danne en strømvei mellom spenningsreeransene V DD og GND og dermed bidra med statisk eekt. pmo transistoren i toppen sørger or at det ikke ikke er opptrekk som er PÅ. egg merke til at de komplementære nedtrekkene kun eventuelt bidrar til å hjelpe med nedtrekket når porten skal disables.

9 . atched CMO dierensiell logikk (CD) * Kaskode spenning svitsj logikk (CV). (INF3400 Del 8: Eektorbruk og statisk CMO[2]) Fig. 27. atched CMO dierensiell logikk (CD) ved evalering.. Notater Fig. 25. atched CMO dierensiell logikk (CD). atched CMO dierensiell logikk (CD), som er vist i Fig. 25, ligner på D. nmo transistoren under nedtrekkene er styrt av og ikke. På utgangene er det en latch som er likt utgangstrinnet på en ekte-en ase (TPC) latch. Fig. 26. atched CMO dierensiell logikk (CD) ved precharge. CD i precharge asen er vist i Fig. 26 der = 0. Nodene og precharges til logisk 1. egge nedtrekkene, og, er skrudd av ved hjelp av som styrer en nmo transistor. egg merke til at utgangene ikke påvirkes av eventuelle endringer på og ved precharge ordi utgangstrinnet er likt et utgangstrinn or en TPC latch. CD i evalueringsasen er vist i Fig. 26 der = 1. Et av nedtrekkene vil nå trekke en av nodene eller ned mot 0 og dermed trigge sense-ampliier kretsen som raskt bidrar med å trekke den aktuelle noden raskt helt ned til 0. Utgangstrinnene virker nå bare logisk som invertere.. Mål Forstå hvordan CD virker.

10 I. Dierensiell strøm svitsj logikk (DC) * Kaskode spenning svitsj logikk (CV). (INF3400 Del 8: Eektorbruk og statisk CMO[2]) Dierensielle kretser kan bruke mye eekt ordi en av utgangene vil ha en transisjon i hver klokkesykel. N1 N2 N1 N2 Fig. 30. Dierensiell strøm svitsj logikk (DC) ved evaluering. Fig. 28. Dierensiell strøm svitsj logikk (DC). Med dierensiell strøm svitsj logikk (DC), som vist i Fig. 28 orsøker man å redusere eektorbruket relatert til interne noder og øke hastigheten ved å redusere spenningen som nedtrekket skal lade ut. N1 N2 N1 N2 Fig. 31. Dierensiell strøm svitsj logikk (DC2). DC2 som er vist i Fig. 31 precharger utgangene til 0 tilsvarende ECD. Transistorene N1 og N2 virker på tilsvarende måte som or DC1. Fig. 29. Dierensiell strøm svitsj logikk (DC) ved precharge. DC ved precharge er vist i Fig. 29, der vi antar at = 0. egg merke til at nmo transistorene N1 og N2 er PÅ mens nmo transistorene mellom disse transistorene og de komplekse 3 nedtrekkene er V. Interne noder i nedtrekkene vil ikke lades opp under precharge. DC ved evaluering er vist i Fig. 30, der vi antar at = 1. Ved evaluering vil en av transistoren N1 eller N2 alltid stenge og sørge or at den av utgangene som ikke skal trekkes til 0 ikke vil ha strømveier ned i nedtrekket (). Det nedtrekket som er PÅ vil sørge or å dra en av utgangene ned til 0 ( ) og dermed interne (de leste) nodene i dette nedtrekket også ned til 0. 3 ntar at nedtrekkene har mange interne noder. I DC3, som er vist i Fig. 32, er de to nmo precharge transistorene ertattet med en pass transistor som kortslutter de to utgangene slik at begge utgangene blir precharget til 0 ordi pmo transistorene i de to krysskoblete inverterne ikke kan levere strøm på grunn av pmo transistorene styrt av som er koblet til logisk spenningsreeransen V DD.. Mål Forstå hvordan ulike ormer or dierensiell strøm svitsj logikk (DC) virker.

11 II. icmo kretser N1 N2 ipolare transistorer kan levere mye mer strøm enn CMO transistorer og brukes i noen kretser der det er spesielt stort behov or sterke utgangsdrivere. Noen CMO prosesser tillater implementasjon av bipolare transistorer. like prosesser kalles icmo. Fig. 32. Dierensiell strøm svitsj logikk (DC3).. Notater Q2 M3 M2 W Q1 M1 Fig. 33. icmo NND port. En icmo NND port er vist i Fig. 33. Transistorene M2 og M3 tilsvarer nedtrekket or en CMO NND port. Transistoren M1 brukes or å trekke basen W på npn transistoren Q1 til 0 slik at nedtrekket or den bipolare utgangen blir mest mulig eektivt.. Mål Forstå hvordan enkle logiske porter kan implementeres i en icmo prosess med bipolare transistor som utgangstrinn.

12 ogikk nmo pmo Dierens. tat. eekt ving Dynamisk Restore Ratioed Kaskade Robust tatisk k k NEI NEI J NEI J NEI J Høy pseudo nmo k 1 NEI J NEI NEI J J J Middels FP 2k+2 1 NEI J NEI NEI J J J Middels CV 2k 2 J NEI J NEI J NEI J Høy Dynamisk k+1 1 NEI NEI J J J NEI NEI av Domino k+2 2 NEI NEI J J J NEI J av Dual-rail D. 2k+3 4 J NEI J J J NEI J av CMOTG k k NEI NEI J NEI J NEI J Høy EP k 2 NEI NEI J NEI J J J Middels DP 2k 2k J NEI J NEI J NEI J Høy CP 2k 4 J NEI J NEI J NEI J Middels EEP 2k 4 J NEI J NEI J NEI J Middels RP 2k 2 J NEI J NEI J J J av DCVPG 2k-2 2 J NEI J NEI NEI NEI J Middels PP k k J NEI J NEI NEI NEI J av D 2k+2 2 J J NEI NEI J NEI J Middels CNT 2k+4 2 J J NEI NEI J NEI J Middels NT k+1 2 NEI J NEI NEI J J J Middels D 2k+6 6 J J J NEI J NEI NEI V ECD 2k+4 3 J NEI J NEI J NEI NEI V CD 2k+8 6 J NEI J NEI J NEI NEI V DC1 2k+7 4 J NEI J NEI J NEI NEI V icmo 2k+1 k NEI J NEI NEI J NEI J Middels TE I CMO logikk. III. ammenligning av CMO logikk typer ammenligning av ulike typer CMO logikk er gjort i tabell I, der en rekke viktige aktorer som er knyttet til logikk typer; kompleksitet eller antall transistorer, om logikken er dierensiell, statisk eektorbruk, utgangsving, dynamiske interne noder, signal restore, ratioed (transistor dimmensjonering i opptrekk/nedtrekk), mulighet or å koble i kaskade og robusthet, er tatt med.. Mål Forstå grunnleggende orskjeller i ulike CMO logikker. IV. Indeks CMOTG 1 CNT 5 CP 2 DC 10 DCVPG 4 Dierensiell strøm svitsj logikk (DC) 10 Dierensiell kaskode spenning svitsj logikk med pass transistor logikk (DCVPG) 4 Dierensiell logikk 5 Dierensiell split-level (D) 5 Dobbel pass transistor logic (DP) 3 DP 3 D 5 Dual-rail domino logikk 6 ECD 8 EEP 3 Enable/disable CMO direnesiell logikk (ECD) 8 Energi eektiv pass transistor logikk (EEP) 3 atched CMO dierensiell logikk (CD) 9 CD 9 EP 3 ean integration med pass transoistorer (EP) 3 Kaskode nonthreshold logikk (CNT) 5 Komplementær pass transistor logikk (CP) 2 Mixed-mode 5 Mixed-signal 5 Nonthreshold logikk (NT) 5 NT 5 PP 3 Push-pull pass transistor logikk (PP) 3 ense ampliier kretser 6 RP 4 ving-restored pass transistor logikk (RP) 4 Reerences [1] Neil H.E. Harris og David M. Harris Integrated Circuit Design jerde utgave 2010, IN 10: , IN 13: , Pearson. [2] ngvar erg INF3400 Del 8.I [3] ngvar erg INF3400 Del 9.IV

CMOS med transmisjonsporter blir presentert, herunder

CMOS med transmisjonsporter blir presentert, herunder Del 12: Passtransistor- og dierensiell CMO logikk NGVR ERG I. Innhold CMO med transmisjonsporter blir presentert, herunder komplementær pass transistor logikk (CP), lean integration med pass transistorer

Detaljer

INF3400 Digital Mikroelektronikk Løsningsforslag DEL 12

INF3400 Digital Mikroelektronikk Løsningsforslag DEL 12 INF3400 Digital Mikroelektronikk øsningsorslag DE 12 NGVR ERG I. DE 12 Del 12 og 13: Passtransistor- og dierensiell MO logikk. II. Oppgaver Tegn sjematikk or en 4:1 multiplekser med innganger,, og, og

Detaljer

INF3400/4400 Digital Mikroelektronikk Løsningsforslag DEL 12 og 13 Våren 2006

INF3400/4400 Digital Mikroelektronikk Løsningsforslag DEL 12 og 13 Våren 2006 INF3400/4400 Digital Mikroelektronikk øsningsorslag DE 12 og 13 Våren 2006 NGVR ERG I. DE 12 og 13 Del 12 og 13: Passtransistor- og dierensiell MO logikk og interkonnekt. II. Oppgaver Tegn sjematikk or

Detaljer

Del 9: Dynamisk CMOS

Del 9: Dynamisk CMOS Del 9: Dynamisk CMOS NGVR ERG I. Innhold Dynamiske retser blir gjennomgått. Problemer med dynamiske kretser diskuteres. Domino logikk og dual-rail domino logikk blir presentert. Problemer med ladningsdeling

Detaljer

UNIVERSITETET I OSLO

UNIVERSITETET I OSLO UNIVRSITTT I OSLO et matematisk-naturvitenskapelige fakultet ksamen i: IN3400 igital mikroelektronikk ksamensdag: 1. juni 013 Tid for eksamen: 09.00 13.00 Oppgavesettet er på 6 sider. Vedlegg: Ingen Tillatte

Detaljer

KONVENSJONELLE latcher og vipper i CMOS blir gjennomgått.

KONVENSJONELLE latcher og vipper i CMOS blir gjennomgått. el 11: Latcher og vipper 1 NGVAR BERG I. Innhold KONVENSJONELLE latcher og vipper i CMOS blir gjnomgått. Latcher som styres av to klokkefaser og klokkepulser blir diskutert. Lacher og vipper med, og able

Detaljer

TI dsforsinkelse i kjeder med logiske porter. Beregning av

TI dsforsinkelse i kjeder med logiske porter. Beregning av el 6: Tidsforsinkelse i logiske kjeder NGVR ERG I. Innhold TI dsforsinkelse i kjeder med logiske porter. eregning av optimalt antall porter i en kjede. Logisk effort, og tidsforsinkelse i komplementære

Detaljer

Oppgave 1 INF3400. Løsning: 1a Gitt funksjonen Y = (A (B + C) (D + E + F)). Tegn et transistorskjema (skjematikk) i komplementær CMOS for funksjonen.

Oppgave 1 INF3400. Løsning: 1a Gitt funksjonen Y = (A (B + C) (D + E + F)). Tegn et transistorskjema (skjematikk) i komplementær CMOS for funksjonen. Eksamen Vår 2006 INF400 INF400 Eksamen vår 2006 0.06. /9 Oppgave a Gitt funksjonen Y (A (B + C) (D + E + F)). Tegn et transistorskjema (skjematikk) i komplementær CMOS for funksjonen. INF400 Eksamen vår

Detaljer

PENSUM INF spring 2013

PENSUM INF spring 2013 PENSUM INF3400 - spring 2013 Contents 1 Kjede med porter 2 1.1 Logisk effort for portene....................................... 2 1.2 Kritisk signalvei........................................... 2 1.3

Detaljer

Løsningsforslag DEL1 og 2 INF3400/4400

Løsningsforslag DEL1 og 2 INF3400/4400 Løsningsforslag L og 2 INF3400/4400 NGVR RG. Oppgave.3 I. Oppgaver Tegn en MOS 4-inngangs NOR port på transistor nivå.. Løsningsforslag 0 0 0 0 0 0 0 Fig. 2. NOR port med fire innganger. Fig.. To-inngangs

Detaljer

Del 11: Latcher og vipper

Del 11: Latcher og vipper el 11: Latcher og vipper NGVAR BERG I. Innhold Konvsjonelle latcher og vipper i CMOS blir gjnomgått. Latcher som styres av to klokkefaser blir diskutert. Lacher og vipper med, og able blir prestert. Latcher

Detaljer

Løsningsforslag DEL1 og 2 INF3400/4400

Løsningsforslag DEL1 og 2 INF3400/4400 Løsningsforslag L1 og 2 INF3400/4400 NGVR RG I. Oppgaver. Oppgave 1.3 Tegn en MOS 4-inngangs NOR port på transistor nivå..1 Løsningsforslag 0 0 1 0 1 0 11 0 1 0 0 Fig. 2. NOR port med fire innganger. Fig.

Detaljer

Del 6: Tidsforsinkelse i logiske kjeder

Del 6: Tidsforsinkelse i logiske kjeder el 6: Tidsforsinkelse i logiske kjeder NGVR ERG I. Innhold Tidsforsinkelse i kjeder med logiske porter. eregning av optimalt antall porter i en kjede. Logisk effort, og tidsforsinkelse i komplementære

Detaljer

UNIVERSITETET I OSLO

UNIVERSITETET I OSLO UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i: INF3400 Digital mikroelektronikk Eksamensdag: 10. juni 2011 Tid for eksamen: 9.00 13.00 Oppgavesettet er på 5 sider. Vedlegg:

Detaljer

Del 5: Statisk digital CMOS

Del 5: Statisk digital CMOS Del 5: Statisk digital CMOS NGVR ERG I. Innhold Modeller for tidsforsinkelse i logiske porter blir gjennomgått. I tillegg til enkel lineær model for tidsforsinkelse blir Elmore tidsforsinkelsesmodell gjennomgått.

Detaljer

UNIVERSITETET I OSLO

UNIVERSITETET I OSLO UNIVRSITTT I OSLO et matematisk-naturvitenskapelige fakultet ksamen i: INF400 igital mikroelektronikk ksamensdag: 11. juni 2008 Tid for eksamen: Oppgavesettet er på 5 sider. Vedlegg: Ingen Tillatte hjelpemidler:

Detaljer

UNIVERSITETET I OSLO

UNIVERSITETET I OSLO UIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i Eksamensdag: Oppgavesettet er på 7 sider. Vedlegg: Tillatte hjelpemidler: Løsningsforslag Digital mikroelektronikk Ingen Alle trykte

Detaljer

INF3400 Digital Mikroelektronikk Løsningsforslag DEL 11 Latcher og vipper

INF3400 Digital Mikroelektronikk Løsningsforslag DEL 11 Latcher og vipper INF3400 igital Mikroelektronikk Løsningsforslag EL 11 er og vipper NGVAR BERG I. Oppgaver A. Forklar hvordan en statisk latch virker A.1 Løsningsforslag Teori Fig. 3. ynamisk latch med transmisjonsport

Detaljer

INF3400/4400 Digital Mikroelektronikk Løsningsforslag DEL 8 Våren 2006 YNGVAR BERG

INF3400/4400 Digital Mikroelektronikk Løsningsforslag DEL 8 Våren 2006 YNGVAR BERG INF/ Digital Mikroelektronikk Løsningsforslag DEL 8 Våren 6 NGV EG I. DEL 8 Del 8: Effektforbruk og statisk MOS II. Gjennomføring Teori, eksempler og oppgaver knyttet til DEL 8 (og DEL blir gjennomgått

Detaljer

Del 10: Sekvensielle kretser YNGVAR BERG

Del 10: Sekvensielle kretser YNGVAR BERG el 10: Sekvensielle kretser YNGVAR BERG I. Innhold Grunnleggende problematikk ved sekvensiering blir gjennomgått. Sekvenseringsmetoder med vipper, tofase transparente latcher og latcher som styres av klokkepulser

Detaljer

INF3400 Digital Mikroelektronikk Løsningsforslag DEL 9

INF3400 Digital Mikroelektronikk Løsningsforslag DEL 9 IF00 Digital Mikroelektroikk Løsigsforslag DEL 9 I. Oppgaver. Oppgave 6.7 Teg trasistorskjema for dyamisk footed igags D og O porter. gi bredde på trasistoree. va blir logisk effort for portee?. Løsigsforslag

Detaljer

MO deller for tidsforsinkelse i logiske porter blir gjennomgått.

MO deller for tidsforsinkelse i logiske porter blir gjennomgått. Del 5: Statisk digital CMOS NGVR ERG I. Innhold MO deller for tidsforsinkelse i logiske porter blir gjennomgått. I tillegg til enkel lineær model for tidsforsinkelse blir Elmore tidsforsinkelsesmodell

Detaljer

INF3400 Digital Mikroelektronikk Løsningsforslag DEL 8

INF3400 Digital Mikroelektronikk Løsningsforslag DEL 8 INF Digital Mikroelektronikk Løsningsforslag DEL 8 NGV EG I. DEL 8 Del 8: Effektforbruk og statisk MOS II. Oppgaver. Oppgave. Finn strømlekkasje i svak inversjon i en inverter ved romtemperatur når inngangen

Detaljer

Tips og triks til INF3400

Tips og triks til INF3400 Tips og triks til INF3400 Joakim S. Hovlandsvåg 11. desember 2008 1 Opp- og nedtrekk - kap1 Ved inverterte formlar gjeld følgande: i nedtrekk blir ei seriekobling, opptrekk får parallellkobling

Detaljer

Forelesning nr.10 INF 1411 Elektroniske systemer. Felteffekt-transistorer

Forelesning nr.10 INF 1411 Elektroniske systemer. Felteffekt-transistorer Forelesning nr.10 INF 1411 Elektroniske systemer Felteffekt-transistorer Dagens temaer Bipolare transistorer som brytere Felteffekttransistorer (FET) FET-baserte forsterkere Dagens temaer er hentet fra

Detaljer

INF3400 Digital Mikroelektronikk Løsningsforslag DEL 10

INF3400 Digital Mikroelektronikk Løsningsforslag DEL 10 INF3400 igital Mikroelektronikk Løsningsforslag EL 10 YNGVAR BERG el 10: Sekvensielle kretser Soner for ikke overlapp I. Oppgaver A. Oppgave 7.1 TC/2 Term t ccq 35ps 35ps t pcq 50ps 50ps t pdq 40ps t setup

Detaljer

Forelesning 8. CMOS teknologi

Forelesning 8. CMOS teknologi Forelesning 8 CMOS teknologi Hovedpunkter MOS transistoren Komplementær MOS (CMOS) CMOS eksempler - Inverter - NAND / NOR - Fulladder Designeksempler (Cadence) 2 Halvledere (semiconductors) 3 I vanlig

Detaljer

INF3400/4400 Digital Mikroelektronikk Løsningsforslag DEL 11 Latcher og vipper Våren 2007

INF3400/4400 Digital Mikroelektronikk Løsningsforslag DEL 11 Latcher og vipper Våren 2007 INF3400/4400 igital Mikroelektronikk Løsningsforslag EL 11 er og vipper Våren 2007 NGVAR BERG I. Oppgaver A. Forklar hvordan en statisk latch virker A.1 Løsningsforslag Teori Fig. 3. ynamisk latch med

Detaljer

Forelesning nr.10 INF 1411 Elektroniske systemer

Forelesning nr.10 INF 1411 Elektroniske systemer Forelesning nr.10 INF 1411 Elektroniske systemer Felteffekt-transistorer 1 Dagens temaer Bipolare transistorer som brytere Felteffekttransistorer (FET) FET-baserte forsterkere Feedback-oscillatorer Dagens

Detaljer

INF3400/4400 Digital Mikroelektronikk Løsningsforslag DEL 10 Våren 2007

INF3400/4400 Digital Mikroelektronikk Løsningsforslag DEL 10 Våren 2007 INF3400/4400 igital Mikroelektronikk Løsningsforslag EL 10 Våren 2007 YNGVAR BERG el 10: Sekvensielle kretser Soner for ikke overlapp A. Oppgave 7.1 I. Oppgaver TC/2 Term t ccq 35ps 35ps t pcq 50ps 50ps

Detaljer

INF3400/4400 Digital Mikroelektronikk Løsningsforslag DEL 10

INF3400/4400 Digital Mikroelektronikk Løsningsforslag DEL 10 INF3400/4400 igital Mikroelektronikk Løsningsforslag EL 10 YNGVAR BERG el 10: Sekvensielle kretser Soner for ikke overlapp A. Oppgave 7.1 I. Oppgaver Term t ccq 35ps 35ps t pcq 50ps 50ps t pdq 40ps t setup

Detaljer

Del 3: Utvidet transistormodell og DC karakteristikk for inverter og pass transistor

Del 3: Utvidet transistormodell og DC karakteristikk for inverter og pass transistor Del : Utvidet transistormodell og DC karakteristikk for inverter og pass transistor YNGVR BERG I. Innhold Vi ser på CMOS inverter DC karakteristikker og hvordan transistorstørrelser påvirker karakteristikken.

Detaljer

GRUNNLEGGENDE problematikk ved sekvensiering blir

GRUNNLEGGENDE problematikk ved sekvensiering blir el 10: Sekvensielle kretser YNGVAR BERG 1 I. Innhold GRUNNLEGGENE problematikk ved sekvensiering blir gjennomgått. Sekvenseringsmetoder med vipper, tofase transparente latcher og latcher som styres av

Detaljer

MO deller for tidsforsinkelse i logiske porter blir gjennomgått.

MO deller for tidsforsinkelse i logiske porter blir gjennomgått. Del 5: Statisk digital CMOS 1 NGVR ERG I. Innhold MO deller for tidsforsinkelse i logiske porter blir gjennomgått. I tillegg til enkel lineær model for tidsforsinkelse blir Elmore tidsforsinkelsesmodell

Detaljer

INF3400/4400 Digital Mikroelektronikk Løsningsforslag DEL 13 Våren 2007

INF3400/4400 Digital Mikroelektronikk Løsningsforslag DEL 13 Våren 2007 INF3400/4400 Digital Mikroelektronikk Løsningsforslag DEL 3 Våren 2007 YNGVA BEG I. Del 3 A. Eksamensoppgave 2005 Hvorfor trengs buffere (repeaters) for å drive signaler over en viss avstand? Hvilke metallag

Detaljer

CMOS inverter DC karakteristikker og hvordan transistorstørrelser

CMOS inverter DC karakteristikker og hvordan transistorstørrelser Del : Utvidet transistormodell og DC karakteristikk for inverter og pass transistor YNGVR BERG I. Innhold CMOS inverter DC karakteristikker og hvordan transistorstørrelser påvirker karakteristikken. Definisjon

Detaljer

TFE4101 Krets- og Digitalteknikk Høst 2016

TFE4101 Krets- og Digitalteknikk Høst 2016 Norges teknisk naturvitenskapelige universitet Institutt for elektronikk og telekomunikasjon TFE40 Krets- og Digitalteknikk Høst 206 Løsningsforslag Øving 5 Boolske funksjoner, algebraisk forenkling av

Detaljer

INF3400 Forel. # Avansert CMOS. INF3400 Forelesning #15 Øivind Næss

INF3400 Forel. # Avansert CMOS. INF3400 Forelesning #15 Øivind Næss INF3400 Forel. #15 20.05. Avansert CMOS INF3400 Forelesning #15 Øivind Næss INF3400 Forel. #15 20.05. Oversikt 4.9 Skalering 4.9.1 Transistorskalering 4.9.2 Interconnect Interconnect -skalering 4.9.3 Teknologi

Detaljer

KONVENSJONELLE latcher og vipper i CMOS blir gjennomgått.

KONVENSJONELLE latcher og vipper i CMOS blir gjennomgått. el 11: Latcher og vipper NGVAR BERG I. Innhold KONVENSJONELLE latcher og vipper i CMOS blir gjnomgått. Latcher som styres av to klokkefaser og klokkepulser blir diskutert. Lacher og vipper med, og able

Detaljer

Oversikt. Avansert CMOS. INF3400 Del Skalering Transistorskalering Interconnect -skalering Teknologi roadmap

Oversikt. Avansert CMOS. INF3400 Del Skalering Transistorskalering Interconnect -skalering Teknologi roadmap Avansert CMOS INF3400 Del 15 Øivind NæssN INF3400 Del 15 18.05. 1/30 Oversikt 4.9 Skalering 4.9.1 Transistorskalering 4.9.2 Interconnect -skalering 4.9.3 Teknologi roadmap 4.9.4 Design-påvirkninger 5.4.1

Detaljer

INF3400/4400 Digital Mikroelektronikk Løsningsforslag DEL 13 og 14

INF3400/4400 Digital Mikroelektronikk Løsningsforslag DEL 13 og 14 INF3400/4400 Digital Mikroelektronikk Løsningsforslag DEL 13 og 14 YNGVA BEG A. Forsinkelse i interkonnekt Gitt en 3mm lang og 0.4µm bred leder i metall 2 i en 180nm prosess med egenmotstand 0.04Ω/ og

Detaljer

Dagens temaer. Architecture INF ! Dagens temaer hentes fra kapittel 3 i Computer Organisation and

Dagens temaer. Architecture INF ! Dagens temaer hentes fra kapittel 3 i Computer Organisation and Dagens temaer! Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture! Enkoder/demultiplekser (avslutte fra forrige gang)! Kort repetisjon 2-komplements form! Binær addisjon/subtraksjon!

Detaljer

Dagens temaer. Dagens temaer er hentet fra P&P kapittel 3. Motivet for å bruke binær representasjon. Boolsk algebra: Definisjoner og regler

Dagens temaer. Dagens temaer er hentet fra P&P kapittel 3. Motivet for å bruke binær representasjon. Boolsk algebra: Definisjoner og regler Dagens temaer Dagens temaer er hentet fra P&P kapittel 3 Motivet for å bruke binær representasjon Boolsk algebra: Definisjoner og regler Kombinatorisk logikk Eksempler på byggeblokker 05.09.2003 INF 103

Detaljer

IN 241 VLSI-konstruksjon Løsningsforslag til ukeoppgaver 25/ uke 39

IN 241 VLSI-konstruksjon Løsningsforslag til ukeoppgaver 25/ uke 39 IN 4 VLSI-konstruksjon Løsningsforslag til ukeoppgaver 5/9-00 uke 39 ) Skisser en standard CMOS inverter. Anta ßnßp. Tegn opp noen drain-source karakteristikker for begge transistorene. Bytt ut Vds og

Detaljer

Design med ASIC og FPGA (Max kap.7 og 18)

Design med ASIC og FPGA (Max kap.7 og 18) Design med ASIC og FPGA (Max kap.7 og 18) Innhold: Begrensninger/muligheter å ta hensyn til ved FPGA design som en normalt slipper å tenke på med ASIC design. Migrering mellom FPGA og ASIC INF3430 - H10

Detaljer

Forelesning 6. Sekvensiell logikk

Forelesning 6. Sekvensiell logikk Forelesning 6 Sekvensiell logikk Hovedpunkter Låsekretser (latch er) SR latch bygget med NOR S R latch bygget med NAN latch Flip-Flops Master-slave flip-flop JK flip-flop T flip-flop 2 efinisjoner Kombinatorisk

Detaljer

Kontinuasjonseksamen i emne TFE4110 DIGITALTEKNIKK MED KRETSTEKNIKK

Kontinuasjonseksamen i emne TFE4110 DIGITALTEKNIKK MED KRETSTEKNIKK NORGES TEKNISK- NATURVITENSKAPLIGE UNIVERSITET Institutt for elektronikk og telekommunikasjon aglig kontakt under eksamen: Ragnar Hergum 73 59 20 23 / 920 87 172 Bjørn B. Larsen 73 59 44 93 / 902 08 317

Detaljer

Oppgave 1 (30%) a) De to nettverkene gitt nedenfor skal forenkles. Betrakt hvert av nettverkene inn på klemmene:

Oppgave 1 (30%) a) De to nettverkene gitt nedenfor skal forenkles. Betrakt hvert av nettverkene inn på klemmene: 3. juni 2010 Side 2 av 16 Oppgave 1 (30%) a) De to nettverkene gitt nedenfor skal forenkles. Betrakt hvert av nettverkene inn på klemmene: Reduser motstandsnettverket til én enkelt resistans og angi størrelsen

Detaljer

INF1400. Sekvensiell logikk del 1

INF1400. Sekvensiell logikk del 1 INF4 Sekvensiell logikk del Hovedpunkter Låsekretser (latch er) SR latch med NOR-porter S R latch med NAN-porter -latch Flip-flop Master-slave -flip-flop JK flip-flop T-flip-flop Omid Mirmotahari 3 efinisjoner

Detaljer

Rapport laboratorieøving 2 RC-krets. Thomas L Falch, Jørgen Faret Gruppe 225

Rapport laboratorieøving 2 RC-krets. Thomas L Falch, Jørgen Faret Gruppe 225 Rapport laboratorieøving 2 RC-krets Thomas L Falch, Jørgen Faret Gruppe 225 Utført: 12. februar 2010, Levert: 26. april 2010 Rapport laboratorieøving 2 RC-krets Sammendrag En RC-krets er en seriekobling

Detaljer

Dagens temaer. Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture. Sekvensiell logikk. Flip-flop er

Dagens temaer. Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture. Sekvensiell logikk. Flip-flop er Dagens temaer Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture Sekvensiell logikk Flip-flop er Design av sekvensielle kretser Tilstandsdiagram Tellere og registre INF2270 1/19

Detaljer

Kontinuasjonseksamen i emne TFE4110 DIGITALTEKNIKK MED KRETSTEKNIKK

Kontinuasjonseksamen i emne TFE4110 DIGITALTEKNIKK MED KRETSTEKNIKK NORGES TEKNISKNATURVITENSKAPLIGE UNIVERSITET Institutt for elektronikk og telekommunikasjon aglig kontakt under eksamen: Ragnar Hergum 73 59 20 23 / 920 87 72 Bjørn B. Larsen 73 59 93 / 902 08 37 i emne

Detaljer

INF1400. Sekvensiell logikk del 1

INF1400. Sekvensiell logikk del 1 INF1400 Sekvensiell logikk del 1 Hovedpunkter Låsekretser (latch er) SR latch med NOR-porter S R latch med NAND-porter D-latch Flip-flop Master-slave D-flip-flop JK flip-flop T-flip-flop Omid Mirmotahari

Detaljer

Dagens temaer. temaer hentes fra kapittel 3 i Computer Organisation. av sekvensielle kretser. and Architecture. Tilstandsdiagram.

Dagens temaer. temaer hentes fra kapittel 3 i Computer Organisation. av sekvensielle kretser. and Architecture. Tilstandsdiagram. Dagens temaer 1 Dagens Sekvensiell temaer hentes fra kapittel 3 i Computer Organisation and Architecture logikk Flip-flop er Design av sekvensielle kretser Tilstandsdiagram Tellere og registre Sekvensiell

Detaljer

TFE4101 Krets- og Digitalteknikk Høst 2016

TFE4101 Krets- og Digitalteknikk Høst 2016 Norges teknisk naturvitenskapelige universitet Institutt for elektronikk og telekomunikasjon TFE40 Krets- og Digitalteknikk Høst 206 Løsningsforslag Øving 6 Teknologi-mapping a) Siden funksjonen T er på

Detaljer

FYS1210 Løsningsforslag Eksamen V2017

FYS1210 Løsningsforslag Eksamen V2017 FYS1210 Løsningsforslag Eksamen V2017 Oppgave 1 1 a. Doping er en prosess hvor vi forurenser rent (intrinsic) halvleder material ved å tilsette trivalente (grunnstoff med 3 elektroner i valensbåndet) og

Detaljer

GJ ennomgang av CMOS prosess, tverrsnitt av nmos- og

GJ ennomgang av CMOS prosess, tverrsnitt av nmos- og Del : Enkel elektrisk transistor modell og introduksjon til CMOS rosess YNGVAR BERG I. Innhold GJ ennomgang av CMOS rosess, tverrsnitt av nmos og MOS transistor og tverrsnitt av CMOS inverter. Enkel forklaring

Detaljer

Design med ASIC og FPGA (Max kap.7 og 18)

Design med ASIC og FPGA (Max kap.7 og 18) Design med ASIC og FPGA (Max kap.7 og 18) Innhold: Begrensninger/muligheter å ta hensyn til ved FPGA design som en normalt slipper å tenke på med ASIC design. Migrering mellom FPGA og ASIC INF3430 - H12

Detaljer

En mengde andre typer som DVD, CD, FPGA, Flash, (E)PROM etc. (Kommer. Hukommelse finnes i mange varianter avhengig av hva de skal brukes til:

En mengde andre typer som DVD, CD, FPGA, Flash, (E)PROM etc. (Kommer. Hukommelse finnes i mange varianter avhengig av hva de skal brukes til: 2 Dagens temaer Dagens 4 Sekvensiell temaer hentes fra kapittel 3 i Computer Organisation and Architecture Design Flip-flop er av sekvensielle kretser Tellere Tilstandsdiagram og registre Sekvensiell Hvis

Detaljer

Dagens temaer. Dagens temaer hentes fra kapittel 3 i læreboken. Oppbygging av flip-flop er og latcher. Kort om 2-komplements form

Dagens temaer. Dagens temaer hentes fra kapittel 3 i læreboken. Oppbygging av flip-flop er og latcher. Kort om 2-komplements form Dagens temaer Dagens temaer hentes fra kapittel 3 i læreboken Oppbygging av flip-flop er og latcher Kort om 2-komplements form Binær addisjon/subtraksjon Aritmetisk-logisk enhet (ALU) Demo av Digital Works

Detaljer

Dagens temaer. Sekvensiell logikk: Kretser med minne. D-flipflop: Forbedring av RS-latch

Dagens temaer. Sekvensiell logikk: Kretser med minne. D-flipflop: Forbedring av RS-latch Dagens temaer Sekvensiell logikk: Kretser med minne RS-latch: Enkleste minnekrets D-flipflop: Forbedring av RS-latch Presentasjon av obligatorisk oppgave (se også oppgaveteksten på hjemmesiden). 9.9.3

Detaljer

INF3400 Uke Wire Engineering 4.7 Design Margins. INF3400 Uke 14 Øivind Næss

INF3400 Uke Wire Engineering 4.7 Design Margins. INF3400 Uke 14 Øivind Næss INF3400 Uke 14 13.05. 4.6 Wire Engineering 4.7 Design Margins INF3400 Uke 14 Øivind Næss INF3400 Uke 14 13.05. Konstruksjon av gode ledninger Ønsker å oppnå lav forsinkelse, lite areal og lavt effektforbruk

Detaljer

Obligatorisk oppgave 4 i INF4400 for Jan Erik Ramstad

Obligatorisk oppgave 4 i INF4400 for Jan Erik Ramstad Obligatoris oppgave i INF for Jan Eri Ramstad Jan Eri Ramstad Institutt for Informati Universitetet i Oslo janera@fys.uio.no. Mars6 6. april Bagrunn Worst case transient simulering NAND port Oppgave I

Detaljer

Repetisjon digital-teknikk. teknikk,, INF2270

Repetisjon digital-teknikk. teknikk,, INF2270 Repetisjon digital-teknikk teknikk,, INF227 Grovt sett kan digital-teknikk-delen fordeles i tre: Boolsk algebra og digitale kretser Arkitektur (Von Neuman, etc.) Ytelse (Pipelineling, cache, hukommelse,

Detaljer

Del 3: Utvidet transistormodell og DC karakteristikk for inverter og pass transistor VDD. Vinn. Vut. I. Innhold

Del 3: Utvidet transistormodell og DC karakteristikk for inverter og pass transistor VDD. Vinn. Vut. I. Innhold Del : Utvidet transistormodell og DC karakteristikk for inverter og pass transistor YNGVR BERG I. Innhold CMOS INVERTER DC karakteristikker og hvordan transistorstørrelser påvirker karakteristikken. Definisjon

Detaljer

Oppsummering. BJT - forsterkere og operasjonsforsterkere

Oppsummering. BJT - forsterkere og operasjonsforsterkere Oppsummering BJT - forsterkere og operasjonsforsterkere OP-AMP vs BJT Fordeler og ulemper Vi har sett på to ulike måter å forsterke opp et signal, ved hjelp av transistor forsterkere og operasjonsforsterkere,

Detaljer

INF3430/4431. Kretsteknologier Max. kap. 3

INF3430/4431. Kretsteknologier Max. kap. 3 INF3430/4431 Kretsteknologier Max. kap. 3 Kretsteknologier (Max. kap. 3) Programmerbar logikk kretser (PLD): Simple Programmable Logic Device (SPLD) Complex Programmable Logic Devices (CPLD) Field Programmable

Detaljer

Forelesning nr.9 INF 1411 Elektroniske systemer. Transistorer MOSFET Strømforsyning

Forelesning nr.9 INF 1411 Elektroniske systemer. Transistorer MOSFET Strømforsyning Forelesning nr.9 INF 1411 Elektroniske systemer Transistorer MOSFET Strømforsyning Dagens temaer Radiorør Transistorer Moores lov Bipolare transistorer Felteffekttransistorer Digitale kretser: AND, OR

Detaljer

Høgskoleni østfold EKSAMEN. Emnekode: Emne: ITD13012 Datateknikk (deleksamen 1, høstsemesteret) Dato: Eksamenstid: kl til kl.

Høgskoleni østfold EKSAMEN. Emnekode: Emne: ITD13012 Datateknikk (deleksamen 1, høstsemesteret) Dato: Eksamenstid: kl til kl. Høgskoleni østfold EKSAMEN Emnekode: Emne: ITD13012 Datateknikk (deleksamen 1, høstsemesteret) Dato: 02.12.2015 Eksamenstid: kl. 0900 til kl. 1200 Hjelpemidler: Faglærer: to A4-ark (fire sider) med egne

Detaljer

Datakonvertering. analog til digital og digital til analog

Datakonvertering. analog til digital og digital til analog Datakonvertering analog til digital og digital til analog Komparator Signalspenningene ut fra en sensor kan variere sterkt. Hvis vi bare ønsker informasjon om når signal-nivået overstiger en bestemt terskelverdi

Detaljer

IN1020. Sekvensiell Logikk

IN1020. Sekvensiell Logikk IN12 Sekvensiell Logikk Hovedpunkter Definisjoner Portforsinkelse Praktiske Eksempler Latch SR D Flip-Flop D JK T Tilstandsmaskiner Tilstandsdiagrammer og tilstandstabeller Omid Mirmotahari 2 Definisjoner

Detaljer

Lab 5 Enkle logiske kretser - DTL og 74LS00

Lab 5 Enkle logiske kretser - DTL og 74LS00 Universitetet i Oslo FYS1210 Elektronikk med prosjektoppgave Lab 5 Enkle logiske kretser - DTL og 74LS00 Sindre Rannem Bilden 4. april 2016 Labdag: Tirsdag Labgruppe: 3 Oppgave 1: Funksjonstabell En logisk

Detaljer

UNIVERSITETET I OSLO

UNIVERSITETET I OSLO Eksamen i: UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet INF1400 Digital teknologi Eksamensdag: 29. november 2011 Tid for eksamen: Vedlegg: Tillatte hjelpemidler: Oppgavesettet er på

Detaljer

TR ansistormodellen utvides med en modell for strøm i

TR ansistormodellen utvides med en modell for strøm i el 8: Effektforbruk og statisk MOS NGVR ERG I. Innhold TR ansistormodellen utvides med en modell for strøm i svak inversjon, dvs. når gate source spenningen er lavere enn terskelspenningen. Lekasjemodeller

Detaljer

UNIVERSITETET I OSLO

UNIVERSITETET I OSLO UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i: INF1411 Introduksjon til elektroniske systemer Eksamensdag: 28. mai 2014 Tid for eksamen: 4 timer Oppgavesettet er på 6 sider

Detaljer

Rev. Lindem 25.feb..2014

Rev. Lindem 25.feb..2014 ev. Lindem 25.feb..2014 Transistorforsterkere - oppsummering Spenningsforsterker klasse Med avkoplet emitter og uten Forsterkeren inverterer signalet faseskift 180 o Transistoren er aktiv i hele signalperioden

Detaljer

Del 3: Utvidet transistormodell og DC karakteristikk for inverter og pass transistor VDD. Vinn. Vut

Del 3: Utvidet transistormodell og DC karakteristikk for inverter og pass transistor VDD. Vinn. Vut Del : Utvidet transistormodell og DC karakteristikk for inverter og pass transistor YNGVR BERG I. Innhold CM OS inverter DC karakteristikker og hvordan transistorstørrelser påvirker karakteristiken. Definsisjon

Detaljer

Forelesning 4. Binær adder m.m.

Forelesning 4. Binær adder m.m. Forelesning 4 Binær adder m.m. Hovedpunkter Binær addisjon 2 er komplement Binær subtraksjon BCD- og GRAY-code Binær adder Halv og full adder Flerbitsadder Carry propagation / carry lookahead 2 Binær addisjon

Detaljer

Konstruksjon av gode ledninger

Konstruksjon av gode ledninger 4.6 Wire Engineering 4.7 Design Margins INF3400 Del 14 Øivind NæssN INF3400/4400 våren Design av ledere og design marginer 1/25 Konstruksjon av gode ledninger Ønsker å oppnå lav forsinkelse, lite areal

Detaljer

Transistorforsterker

Transistorforsterker Oppsummering Spenningsforsterker klasse Med avkoplet emitter og uten Forsterkeren inverterer signalet faseskift 180o Transistoren er aktiv i hele signalperioden i b B i c C g m I V C T i c v i r π B1 B2

Detaljer

Låsekretser (latch er) SR latch bygget med NOR S R latch bygget med NAND D latch. Master-slave D flip-flop JK flip-flop T flip-flop

Låsekretser (latch er) SR latch bygget med NOR S R latch bygget med NAND D latch. Master-slave D flip-flop JK flip-flop T flip-flop Hovedunkter Kaittel 5 ekvensiell logikk Låsekretser (latch er) R latch bygget med NOR R latch bygget med NAN latch Fli-Flos Master-slave fli-flo JK fli-flo flo T fli-flo 2 Kombinatorisk logikk efinisjoner

Detaljer

Monostabil multivibrator One shot genererer en enkelt puls med spesifisert varighet kretsen har en stabil tilstand

Monostabil multivibrator One shot genererer en enkelt puls med spesifisert varighet kretsen har en stabil tilstand Lindem 24.april 2010 MULTIVIBATOE En egen gruppe regenerative kretser. Brukes mest til generering av pulser i timere. 3 typer : Bistabile Monostabile Astabile Bistabil multivibrator Bistabil latch / flip

Detaljer

TDT4160 Datamaskiner Grunnkurs 2011. Gunnar Tufte

TDT4160 Datamaskiner Grunnkurs 2011. Gunnar Tufte 1 TDT4160 Datamaskiner Grunnkurs 2011 Gunnar Tufte 2 Kapittel 3: Digital logic level 3 Nivå 0: Digtalekretsar Fundamentale komponentar AND, OR, NOT,NAND, NOR XOR porter D-vipper for lagring av ett bit

Detaljer

TR ansistormodellen utvides med en modell for strøm i svak

TR ansistormodellen utvides med en modell for strøm i svak el 8: Effektforbruk og statisk MOS NGVR ERG I. Innhold TR ansistormodellen utvides med en modell for strøm i svak inversjon, dvs. når gate source spenningen er lavere enn terskelspenningen. Lekkasjemodeller

Detaljer

Dagens tema. Dagens tema hentes fra kapittel 3 i Computer Organisation and Architecture. Sekvensiell logikk. Flip-flop er. Tellere og registre

Dagens tema. Dagens tema hentes fra kapittel 3 i Computer Organisation and Architecture. Sekvensiell logikk. Flip-flop er. Tellere og registre Dagens tema Dagens tema hentes fra kapittel 3 i Computer Organisation and Architecture Sekvensiell logikk Flip-flop er Tellere og registre Design av sekvensielle kretser (Tilstandsdiagram) 1/19 Sekvensiell

Detaljer

Obligatorisk oppgave 2 i INF4400 for Jan Erik Ramstad

Obligatorisk oppgave 2 i INF4400 for Jan Erik Ramstad Obligatorisk oppgave i INF44 for Jan Erik Ramstad Jan Erik Ramstad Institutt for Informatikk Universitetet i Oslo janera@fys.uio.no 5. februar 6.5 DC karakteristikk for en inverter.5 Vut (V).5 4 Bakgrunn

Detaljer

Forelesning nr.11 INF 1411 Elektroniske systemer

Forelesning nr.11 INF 1411 Elektroniske systemer Forelesning nr.11 INF 1411 Elektroniske systemer Operasjonsforsterkere 1 Dagens temaer Ideel operasjonsforsterker Operasjonsforsterker-karakteristikker Differensiell forsterker Opamp-kretser Dagens temaer

Detaljer

FYS1210. Repetisjon 2 11/05/2015. Bipolar Junction Transistor (BJT)

FYS1210. Repetisjon 2 11/05/2015. Bipolar Junction Transistor (BJT) FYS1210 Repetisjon 2 11/05/2015 Bipolar Junction Transistor (BJT) Sentralt: Forsterkning Forsterkning er et forhold mellom inngang og utgang. 1. Spenningsforsterkning: 2. Strømforsterkning: 3. Effektforsterkning

Detaljer

LABORATORIEOPPGAVE NR 6. Logiske kretser - DTL (Diode-Transistor Logic) Læringsmål: Oppbygning

LABORATORIEOPPGAVE NR 6. Logiske kretser - DTL (Diode-Transistor Logic) Læringsmål: Oppbygning LABORATORIEOPPGAVE NR 6 Logiske kretser - DTL (Diode-Transistor Logic) Læringsmål: Gi en kort innføring i de elektriske egenskapene til digiale kretser. Delmål: Studentene skal etter gjennomført laboratorieoppgave:

Detaljer

INF1510: Bruksorientert design

INF1510: Bruksorientert design INF1510: Bruksorientert design Ukeoppgaver i Arduino - uke 1 Vår 2017 Innhold 1. Elektrisitet 2 1.1. Kretsbygging 2 1.2. Komponenter 2 1.3. Dårlige kretser 3 1.4. Analoge og Digitale signaler 4 1.5. Likestrøm

Detaljer

Datakonvertering. analog til digital og digital til analog

Datakonvertering. analog til digital og digital til analog Datakonvertering analog til digital og digital til analog Komparator Lindem 29.april. 2014 Signalspenningene ut fra en sensor kan variere sterkt. Hvis vi bare ønsker informasjon om når signal-nivået overstiger

Detaljer

Monostabil multivibrator One shot genererer en enkelt puls med spesifisert varighet kretsen har en stabil tilstand

Monostabil multivibrator One shot genererer en enkelt puls med spesifisert varighet kretsen har en stabil tilstand Lindem 22.april 2013 MULTIVIBRATORER En egen gruppe regenerative kretser. Brukes mest til generering av pulser i timere. 3 typer : Bistabile Monostabile Astabile Bistabil multivibrator Bistabil latch /

Detaljer

INF1400. Karnaughdiagram

INF1400. Karnaughdiagram INF4 Karnaughdiagram Hvor er vi Vanskelighetsnivå Binær Porter Karnaugh Kretsdesign Latch og flipflopp Sekvensiell Tilstandsmaskiner Minne Eksamen Tid juleaften Omid Mirmotahari 2 Hva lærte vi forrige

Detaljer

INF 5460 Elektrisk støy beregning og mottiltak

INF 5460 Elektrisk støy beregning og mottiltak INF 5460 Elektrisk støy beregning og mottiltak Obligatorisk oppgave nummer 3. Frist for levering: 30 April (kl 23:59). Vurderingsform: Godkjent/Ikke godkjent. Oppgavene leveres på individuell basis. Oppgavene

Detaljer

UNIVERSITETET I OSLO

UNIVERSITETET I OSLO UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i: INF1400 Digital teknologi Eksamensdag: 5. desember 2005 Tid for eksamen: 9-12 Vedlegg: Tillatte hjelpemidler: Oppgavesettet er

Detaljer

INF1400 Kap 0 Digitalteknikk

INF1400 Kap 0 Digitalteknikk INF1400 Kap 0 Digitalteknikk Binære tall (ord): Digitale signaler: Hva betyr digital? Tall som kun er representert ved symbolene 0 og 1 (bit s). Nøyaktighet gitt av antall bit. (avrundingsfeil) Sekvenser

Detaljer

Figur 1: Pulsbredderegulator [1].

Figur 1: Pulsbredderegulator [1]. Pulsbredderegulator Design og utforming av en pulsbredderegulator Forfatter: Fredrik Ellertsen Versjon: 2 Dato: 24.03.2015 Kontrollert av: Dato: Innhold 1. Innledning 1 2. Mulig løsning 2 3. Realisering

Detaljer

Del 15: Avansert CMOS YNGVAR BERG

Del 15: Avansert CMOS YNGVAR BERG Del 15: Avansert CMOS YNGVAR BERG I. Innhold Alle henvisninger til figurer er relevant for Weste & Harris [1]. 1. Innhold. 2. Skalering. Kapittel 4.9 side 245-246. 3. Transistorskalering. Kapittel 4.9.1

Detaljer

Dagens temaer. Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture. Kort repetisjon fra forrige gang. Kombinatorisk logikk

Dagens temaer. Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture. Kort repetisjon fra forrige gang. Kombinatorisk logikk Dagens temaer Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture Kort repetisjon fra forrige gang Kombinatorisk logikk Analyse av kretser Eksempler på byggeblokker Forenkling

Detaljer