TR ansistormodellen utvides med en modell for strøm i

Transkript

1 el 8: Effektforbruk og statisk MOS NGVR ERG I. Innhold TR ansistormodellen utvides med en modell for strøm i svak inversjon, dvs. når gate source spenningen er lavere enn terskelspenningen. Lekasjemodeller for pn-overganger introduseres og lekasje mellom gate og kanal diskuteres. Effektforbruk, både statisk- dynamisk- og kortslutningeffekt blir gjennomgått. En rekke MOS logikk stiler blir gjennomgått. Pseudo nmos, ganged MOS og source følger opptrekkslogikk SFPL har alle signifikant statisk effektforbruk avhengig av inngangsmønstre. Kaskode spenning svitsj logikk VSL har ikke signifikant statisk effektforbruk. lle henvisninger til figurer er relevant for Weste & Harris [].. Innhold.. Svak inversjon. Kapittel.4.4 side Lekasje i pn-overganger. Kapittel.4.5 side Tunnelering. Kapittel.4.6 side Introduksjon til effektforbruk. Kapittel 4.4 side Statisk effektforbruk. Kapittel 4.4. side ynamisk effektforbruk. Kapittel 6... side Pseudo nmos. Kapittel 6... side Ganged MOS. Kapittel 6... side Source følger opptrekkslogikk. Kapittel 6... side.. Kaskode spenning Svitsj logikk. Kapittel 6.. side -. Området rett under terskellspenningen, dvs. moderat inversjon eller subterskel, er mer aktuelt som følge av at korte transistorer med en høy drain source spenning får redusert effektiv terskelspenning. enne effekten kalles rain-induced barrier lowering IL. IL modelleres som V t V t ηv ds, der η er IL koeffisient med verdi i området 0.0 til 0... Mål Kunne modellere transistor i svak inversjon og kunne modellere drain-induced barrier lowering IL.. Oppgaver Oppgave... Notater II. Svak inversjon Kapittel.4.4 side e enkle transistormodellene som vi har benyttet hittil modellerer strømmen gjennom transistoren lik 0 når gate source spenningen er lavere enn terskelspenningen. I virkligheten er er det ikke en skarp overgang fra ingen kanal til full kanal. Når det er etablert en kanal sier vi at transistoren opererer i sterk inversjon og de modellene som vi kjenner kan brukes. Når gate source spenningen er vesentlig mindre enn terskelspenningen er det vanlig å modellere transistorstrømmen som: Vgs V t V ds nv I ds I ds0 e T v e T, der n er slope faktor og I ds0 βvt e.8. Som vi ser av modellen vil det være en eksponesiell økning i strømmen for økning i gate sourcespenning. et er viktig å huske på at selv om strømmen stiger kraftig i dette området som kalles svak inversjon, så er strømmen svært liten. I noen analoge kretser der det ikke er strenge krav til høy hastighet kan transistorer benyttes i svak inversjon. Liten strøm gir liten effekt som i noen analoge kretser er en stor fordel. Overgangen mellom svak og sterk inversjon kalles moderat inversjon. En annen ting som det er verdt å merke seg er at det vil gå en liten strøm gjennom transistoren selv om den er skrudd av. I svak inversjon er strømmen typisk i området fra p til noen n, selvom strømmen kan være vesentlig større dersom bredde/lengde forholdet er meget stort.

2 III. Lekasje i pn-overganger Kapittel.4.5 side * Reversforspente dioder pn-overganger. FS0 p + n + n + p + p-substrat p + p + n-brønn n + IV. Tunnelering Kapittel.4.6 side 90 et er en viss sannsynlighet for at ladningsbærere vil tunnelere gjennom gateoksid tynnoksid. enne sannsynligheten avtar exponensielt med tykkelsen på gateoksidet t ox oghar inntil nylig vært neglisjerbar. For prosesser med gateoksid tynnere enn 0Å vil tunneleringsstrøm bli en vesentlig faktor og sammenlignbar med transistorstrømmer i svak inversjon. Fig.. Revers forspent dioder i MOS kretser.fig.9 I pn-overgangene mellom diffusjon og substrat eller brønn vil det oppstå reversforspente dioder som vist i figur. I tillegg er det dioder mellom brønn og substrat. iodestrøm for reversforspent diode er gitt av: V I I S e vt, 4 JG /cm 0 9 Trend Å 8Å 0Å Å 5Å 9Å der I S er avhengig av dopenivå, areal og omkrets på diffusjonsområdet, og diode spenning V som er gitt av V sb eller V db. Når reversforspenningen er vesentlig høyere enn v T termisk spenning vil reversstrømmen være lik I S som typisk ligger i området 0. til 0.0f/µm. Historisk var lekasje i pn-overganger den begrensende faktor for lagring av spenning i dynamiske noder. I moderne MOS prosesser med lav terskelspenning er transistorstrømmer i svak inversjon langt viktigere som begrensende faktor.. Mål Kunne modellere lekasje i reversforspente pn-overganger dioder.. Oppgaver Oppgave.8.. Notater Fig V V Lekasje gjennom gateoksid.fig.0 Gate lekasje eller strømtetthet J G i gjennom gateosksid er vist i figur for forskjellige tykkelser på gateoksidet. Gatestrøm vil ikke bare påvirke dynamiske noder, men også øke effektforbruket. Hvert atomlag i silisiumdioksid er på ca. Å, og man antar derfor at den nedre grense for tykkelsen på gateoksid er ca. 8Å. et jobbes med å utvikle en bedre isolator med høyere permitivitet. Tunneleringsstrømmen er en orden høyere for nmos transistorer enn for pmos transistorer.. Mål Etablere en oversikt over tunneleringsstrøm i moderne MOS prosesser med tynt gateoksid.. Notater

3 V. Introduksjon til effektforbruk Kapittel 4.4 side VI. Statisk effektforbruk Kapittel 4.4. side Statisk eller komplementær MOS porter er svært effektive med hensyn på effektforbruk fordi når utgangen på en port har stabilisert seg til enten eller 0 så går det nesten ikke strøm gjennom transistorene. dette betyr at effektforbruket er tilnærmet lik 0 når utgangen er stabil. Historisk har effektforbruk vært mindre viktig enn hastighet og arealforbruk for en krets. For moderne MOS prosesser, der antall transistorer og porter er svært høyt og klokkefrekvensen øker, er effektforbruk stadig viktigere. Vi kan definere effektforbruk som trekkes fra spenningsforsynningen V som: pmos 0 nmos pmos 0 nmos P t i t V, 5 Fig.. Statisk effektforbruk i en MOS inverter. FIG4.6 der i er strømmen som trekkes fra spenningsforsyningen. Energiforbruket over en tidsperiode T kan modelleres ved å integrere effektforbruket: E T 0 i t V dt. 6 Gjennomsnittelig effektforbruk over dette intervallet er gitt av: P avg E T T i t V dt. 7 T 0 et er to hovedkomponenter i effektforbruk: Statisk effektforbruk. Svak inversjonsstrøm i transistorer som er skrudd av. Tunneleringsstrøm gjennom gate oksid tynnoksid. Lekasje i reversforspente dioder pn-overganger. Strøm i transitorer som skal overstyres av andre transistorerer, i for eksempel psudo nmos logikk. ynamisk effektforbruk. Opp- og utlading av kapasitanser. Kortslutningsstrøm i korte tidsperioder når både opp- og nedtrekk er PÅ.. Mål Forstå enkle modeller for effektforbruk og grunnleggende forskjeller på statisk- og dynamisk effektforbruk.. Notater En komplementær eller statisk inverter er vist i figur. Når inngangen er 0 vil pmos transistoren være på ognmostransi- storene være V, og utgangen vil være høy. Når inngangen er vil pmos transistoren være av og nmos transistoren være på, og dermed vil utgangen være lav. ette er stabile tistander forenmosportogideeltvildetdaikkegå strøm mellom V og GN. En transistor som er skrudd V vil alikevel levere noe strøm som er gitt av modellen for transistorstrøm i svak inversjon med V gs 0: I statisk I ds0 e V t V nv T v e T, 8 der n er slope faktor og I ds0 βv T e.8. 9 Som vi ser er den statiske strømmen som går gjennom en transistor som er skrudd av eksponensielt avhengig av terskelspenningen. Etterhvert som teknologien utvikles vil terskelspenningen bli redusert og dermed blir statisk strøm økt. et statiske effektforbruket kan da modelleres som: P statisk I statisk V. 0 Som en konsekvens av stadig tynnere gateoksid vil det for moderne MOS prosesser med tynnere gateoksid enn 0Å være en lekasje mellom kanal og gate gjennom gateoksidet som består av isolatoren silisiumdioksid. enne tunnerlingen som kalles gate lekasje er merkbar for MOS prosesser fra gatelengder lik 0nm og under. I tillegg vil det være en liten lekasje i pn-overganger, særlig mellom diffusjonsområder og substrat eller brønn. I moderne prosesser er denne lekasjen mindre enn lekasjestrømmer i trasistorer. et er defor vanlig å neglisjere denne lekasjeeffekten. Noen logikkstiler, som for eksempel pseudo nmos, vil ha et betydelig innslag av statisk effektforbruk.. Mål Kunne modellere statisk effektforbruk, med lekasjestrømmer via transistor som er skrudd V, gate lekasje og lekasje i pnoverganger.. Notater

4 4 VII. ynamisk effektforbruk Kapittel 6... side 90-9 VIII. Pseudo nmos Kapittel 6... side 7-0 Inverter NN NOR / 4/ / 8/ / 4/ 4/ Fig. 4. MOS inverter med last. en viktigste komponenten i dynamisk effektforbruk er oppog utlading av kapasitanser. Inverteren som er vist i figur 4 er et eksempel på en komplementær port som skal drive utgangen representert som en last i form av en kapasitans. Utgangskapasitansen skal kunne trekkes opp til via pmos transistoren og ned til 0 via nmos transistoren. Vi kan anta at porten svitsjer mellom 0 og med en gjennomsnittelig frekvens f SW. Over et tidsintervall T vil lasten bli ladet opp og ut Tf SW ganger. Strømmen fra pmos transistoren vil lade opp lasten og lasten vil lades ut via nmos transistoren. En lade opp/lade ut sykel kan betraktes som en flytting av ladningen Q V fra V til GN. Gjennomsnittelig dynamisk effektforbruk kan modelleres som: P dynamisk T T V T 0 T i t V dt 0 i tdt. Integralet over tidsperioden T gir: P dynamisk V T [TfSWV] Vf SW. e fleste porter svitsjer ikke i hver klokkeperiode. et er derfor vanlig å ta hensyn til aktiviteten til porten med modellen: P dynamisk αv f, der α er aktivitetsfaktor. Klokkesignaler svitsjer i hver klokkeperiode og har derfor aktivitetsfaktor α. Et vanlig aktivitetsfaktor for statisk MOS er 0... Kortslutningseffekt I det en utgang endrer verdi vil inngangene også ofte være i transisjon. Ser vi nærmere påeninverterharvinår inngangen er mellom V tn og V V tp en situasjon der både pmos- og nmos transistoren er PÅ. I dette tilfellet vil det gå enstrøm direkte fra V til GN som vil bidra med et effektforbruk som kalles kortslutningseffekt. ersom inngangssignaler har kort stige/falltid vil kortslutningseffekten bli liten. I tilfeller der utgangslasten kapasitans er stor, dvs. vesentlig større enn inngangskapasitansene, vil kortslutningseffekten bli redusert.. Mål Kunne modellere effektforbruk i en krets. Kunne skille mellom statisk- og dynamisk effektforbruk.. Notater gu 4/ gd 4/9 gavg 8/9 Pu 8/9 Pd 6/9 Pavg /9 Fig. 5. 8/ gu 8/ gd 8/9 gavg 6/9 Pu 0/9 Pd 0/9 Pavg 0/9 Pseudo nmos porter.fig6. gu 4/ gd 4/9 gavg 8/9 Pu 0/9 Pd 0/9 Pavg 0/9 Pseudo nmos inverter, pseudo nmos inngangs NN og pseudo nmos inngangs NOR porter er vist i figur 5. Nedtrekket er likt som for statisk eller komplimentær logikk, mens opptrekket er erstattet med en pmos transistor som alltid er på. et er fornuftig å velge en pmos transistor som er ca. /4 så sterk som nedtrekket. ette gir et godt kompromiss mellom hastighet og støymargin. Når vi skal beregne logisk effort tar vi igjen utgangspunkt i en inverter, med samme opp- og nedtrekksmotstand, som kan levere like mye strøm som pseudo nmos porten. et er naturlig å skille logisk effort for opptrekk og nedtrekk fordi en pseudo nmos port er asymmetrisk. I tillegg har pseudo nmos porter svær ulike elektriske egenskaper i opptrekk og nedtrekk. Ved opptrekk via pmos transistoren vil pseudo nmos inverteren tilsvare en vanlig inverter, men med en relativt svak pmos transistor. I nedtrekket derimot vil pmos transistoren holde igjen slik at nmos transistoren vil fungere sim en svakere transistor enn en tilsvarende transistor i en vanlig inverter. For en vanlig komplementær inverter er det antatt at den transistoren som er skrudd av ikke leverer strøm. For pseudo nmos porter der nedtrekket må kjempe mot opptrekket må vi se på differansen mellom nedtrekk og opptrekk. et er strømmen i nedtrekket minus strømmen som pmos transistoren leverer som danner grunnlaget for beregning av logisk effort for nedtrekket. ette kan vi modellere som en økning i logisk effort, eller økning i effektiv motstand, for nedtrekket. Med hensyn på effektforbruk representerer pseudo nmos ofte en dårligere løsning enn en komplementær port. Når utgangen skal trekkes ned til 0 vil pmos transitoren være PÅ slik at det vil være et statisk effektforbruk lik strømmen gjennom pmos transistoren multiplisert med forsynningsspenningen. Vi vil derfor dimmensjonere pmos transistoren så liten som mulig for å reduserere det statiske effektforbruket, men denne løsningen vil redusere hastigheten når utgangen skal trekkes opp til. Når utgangen er er det ikke statisk effektforbruk i pseudo nmos porten.. pseudo nmos inverter For inverteren i figur 6 har vi valgt en litt større nmos transistor enn en enhetstransistor. Vi bestemmer først størrelsen

5 5 / pseudo nmos inverteren vil da ha et nedtrekk som tilsvarer nedtrekket for en inverter med en enhets nmos transistor. En annen måte å uttrykke dette på er en effektiv transkonduktans i nedtrekket: 4/ G n 4 R G p R G n G p R. 8 Fig. 6. Pseudo nmos inverter.fig6. en effektive motstanden i nedtrekket blir da på nmos transistoren. ersom vi igjen antar at µ n µ p og at opptrekket skal ha /4 av styrken til nedtrekkskjeden vil dette gi nmos- og pmos transistor med størrelse relativt til enhetstransistor: 4 Wn enhet 4 W p Vi har at inngang ogw p gatepmos. Logisk effort for opptrekket blir da R nedtrekk G n G p R. 9 Vi kan nå uttrykke logisk effort for opptrekk og nedtrekk: g u W p + Wp g d Wn Wp + Wn Wp g u 4. W p + Wp 4 + Vi kan beregne motstanden for transistorene: R n R 4 R g avg Parasittisk tidsforsinkelse beregnes ut ifra effektiv motstand og parasittisk kapasitans intern kapasitans: R p R R. 6 Vi kan anvende Ohms lov og uttrykke strømmdifferansen mellom nmos og pmos transistoren, som vil være lik denne effektive, eller netto, strømtrekket for nedtrekket: I n V R n 4V R I p V R p V R I n I p V R. 7 I dette eksemplet velges størrelsen for nmos transistoren lik 4/ relativt til en enhetstransistor. ette vil tilsvare en effektiv motstand i nedtrekket som er lik R. P u R opptrekk intern R p + 4 R τ P d R nedtrekk intern R + 4 R τ. Generelle modeller for inverter p avg 4 τ. Gitt µ n sµ p Vi starter med å bestemme størrelsen på pmos transistoren. Vi velger W p s/ og ønsker at nedtrekkskjeden skal være k ganger så sterkt som opptrekket som vist i figur 7:

6 6 s/ k/ Fig. 7. Pseudo nmos inverter med µ n sµ p og nedtrekkstransistoren k ganger sterkere enn opptrekket. W p s kwp sk 6, Vi kan beregne motstanden for transistorene, effektiv motstand for opptrekk og nedtrekk : R p Wp R P u R opptrekk intern R p W p + 6 s s R + k 6 s + k s R s + k R s s + k τ s P d R nedtrekk intern 6 s s k R + k 6 s + k s k R p avg. inngangs pseudo nmos NN port s + k s k R s + k s k τ k s + k τ. 6 s k 6 s R R opptrekk R p R n Wn R 6 sk R R nedtrekk R n R p sk 6 R s 6 R 6 s k R / 8/ 8/ Vi kan nå uttrykke logisk effort for opptrekk og nedtrekk: Fig. 8. Pseudo nmos NN port.fig6. g u g d W p + Wp sk 6 s + s k. 4 g avg Wn s Wp + s Wn s Wp sk 6 s + s + s sk 6 s + s k s + s +k 6s +. 5 Parasittisk tidsforsinkelse beregnes ut ifra effektiv motstand og parasittisk kapasitans intern kapasitans: For inngangs pseudo nmos NN porten i figur 8 antar vi at motstanden i opptrekket skal være 4 ganger så storsomden effektive motstanden i de to nmos transistorene i nedtrekket. ersom vi velger størrelsen på pmos transistoren W p / vil motstanden i opptrekket være: R p R W p R. 7 Nedtrekket består av to nmos transistorer som vi antar er like og med motstand lik R n hver. e to nmos transistorene vil til sammen utgjøre en motstand lik R n. Vi setter ekvivalent motstanden i to nmos transistorene lik /4 av motstanden i opptrekket og finner størrelsen på nmos transistorene: R n W n R nmoskjede W n R + Wn R

7 7 8 4 R R 4 Rp Motstanden i nedtrekket blir da: R nedtrekk R nmoskjede R p Wn R R. 9 Logisk effort for opptrekk, og nedtrekk blir: g u g d 8 W p + Wp Wp Wn Wp g avg / Rnedtrekk R + 8 0R 0 τ P d R nedtrekk τ P avg 0 τ. 9. inngangs pseudo nmos NOR port Fig. 0. / 4/ 4/ Pseudo nmos NOR port.fig6. For inngangs pseudo nmos NOR porten i figur 0 antar vi at motstanden i opptrekket skal være 4 ganger så storsomden effektive motstanden i nedtrekkstransistoren. ersom vi velger størrelsen på pmos transistoren W p / vil motstanden i opptrekket være: R p R W p R. Nedtrekket består av to nmos transistorer i parallell som vi antar er like og med motstand lik R n hver. Vi antar at bare en av transistorene er PÅ slik at den effektive motstanden i nedtrekkstransistoren blir R n, og motstanden i nedtrekkstransistoren skal være /4 av motstanden i opptrekket: R n 4 R opptrekk 8/ /+8/ 4 R, 8/ 4/, og den effektive mot- som gir transistorstørrelse standen i nedtrekket blir: Fig. 9. Enkel ekvivalent for nedtrekket i inngangs pseudo nmos NN port. I dette tilfellet brukes ikke Elmore forsinkelsesmodell, men en mer optimistisk modell basert på ekvivalenten i figur 9. Parasittisk tidsforsinkelse for inngangs pseudo nmos NN port blir: P u R opptrekk intern Ved bruk av Elmore modellen ville vi fått en parasittisk tidsforsinkelse på 9 τ. R nedtrekk Wp 4 R 4 R. 5 Logisk effort for opptrekk, og nedtrekk blir: g u W p + Wp 4 +

8 8 4 g d Wp g avg Parasittisk tidsforsinkelse for inngangs pseudo nmos NOR port blir: P u R opptrekk intern R R 0 τ P d R nedtrekk R 0 biaseringskretsen er å generere en biaseringsspenning V bias som anvendt på en pmos transistor vil gi en strøm i pmos transistorerforeksempelp somerlik/, som er forholdet mellom W N og W N, av strømmen i nmos transistorer for eksempel N. iaseringsspenningen kan brukes som inngangs til flere pseudo nmos porter. Logisk effort for porten som består av transostorenepognergittav g u E. Eksempel W N W P + WP + g d W N WN WN + WN WN τ P avg 0 τ. 7 9 k H. Pseudo nmos design Pseudo nmos NN porter er tregere enn komplementær NN porter. For NOR porter er pseudo nmos ikke tilsvarende tregere. Logisk effort for en pseudo nmos NOR port er uavhengig av antall innnganger. Man skal være oppmerksom på støymarginer som vil være dårligere for pseudo nmos porter enn komplementære porter. For å sikre gode støymarginer svekker man pmos transistorene, men dette vil gå ut over hastigheten. Parasittisk tidsforsinkelse for opptrekk vil øke når pmos transistoren svekkes, mens parasittisk tidsforsinkelse for nedtrekket vil reduseres fordi det blir lettere for nedtrekket å trekke utgangen lav. En svekket pmos transistor vil derfor øke forskjellen i parasittisk tidsforsinkelse i opp- og nedtrekket. Fig.. P / N Vbias / Til andre pseudo nmos porter P N gu gd / gavg /4 iasering av pseudo nmos porter.fig6.5 For å redusere følsomhet for en spesifikk prosess kan man benytte en biaseringskrets som vist i figur. Formålet med k Fig.. N funksjon implementert med pseudo nmos NOR port. FIG6. Vi kan implementere en kinngangs N port ved hjelp av invertere og en kinngangs pseudo nmos NOR port som vist i figur. Utgangslasten er representert som en inverter med størrelse lik H ganger enhetsinverter. Elektrisk effort for kjeden bestående av psudo nmos NOR porten og en inverter på inngangen er lik H. Vi antar at NOR porten er dimmensjonert som NOR porten i figur 5 vil gjennomsnittelig logisk effort for NOR porten være 8/9. Gjennomsnittelig logisk effort for kjeden blir G 8/9 8/9. Forgreningseffort er lik, slik at kjede effort blir F GH 8/9 H 8H/9. Optimal port effort blir da f 8H/9. Vi kan nå bestemme optimal inngangskapasitans for NOR porten: H inngang ekstern g f H 8 9 8H 9 H. 9 Vi kan dermed sette størrelsen på nmos transistorene inngang H/, og størrelsen på pmos transistoren bir W p / H/. Vi kan da beregne effektive motstander for opptrekk og nedtrekk: R opptrekk W p

9 9 R nedtrekk 6 H Wp R IX. Ganged MOS Kapittel 6... side 0 - H H R H R. 40 Parasittisk forsinkelse i NOR porten blir: 6 H P u R + k H H 6 H + k R H +k R +k τ H + k P d R H +k R +k τ 9 +k + +k 9 P avg τ 4+k τ. 4 9 Total tidsforsinkelse blir: Nf + P 8H/9++ 4+k 9 4 H + 8k F. Mål Kunne beregne logisk effort og parasittisk tidsforsinkelse for pseudo nmos porter. G. Oppgaver Oppgave 6.8, 6.9. H. Notater Fig.. P / / 4/ 4/ N Ganged MOS inngangs symmetrisk NOR port.fig6.8 En ganged MOS port bestående av to invertere er vist i figur. Når portens transistorer dimmensjoneres som vist i porten vil portens funksjon bli inngangs NOR symmetrisk. ersom pmos transistorene hver for seg var sterkere 4 enn en nmos transistor ville funksjon bli en inngangs NN. Kretsens elektriske egenskaper vil være svært avhengig av de logiske verdier på inngangene. et vil være statisk effektforbruk for visse inngangsmønstre for en ganged MOS port.. 0 P P N / / 4/ 4/ N 0 Fig. 4. Ganged MOS inngangs symmetrisk NOR port med innganger 0.FIG6.8 Ganged NOR port med inngangsingene 0ervist i figur 4. I dette tilfellet vil vi ha to pmos transistorer i parallell som trekker utgangen opp til logisk. egge nmos transistorene er skrudd av. et vil ikke være statisk effektforbruk for denne porten ut over effektforbruk som følge av nmos transistorene som opererer i svak inversjon V. Vi har: P N g u Wp + Wn W p + W p + p u R opptrekk intern 4 Vi kunne for eksempel valgt / ogw p 8/.

10 0. og er forskjellige Rp R p R p + R p Rp4 R4 6R τ. 4 P / / 4/ 4/ N 0 Fig. 6. Ganged MOS inngangs symmetrisk NOR port med innganger.fig6.8 P N P / / 4/ 4/ N P N 0 Fig. 5. Ganged MOS inngangs symmetrisk NOR port med innganger.fig6.8 Ganged NOR port med inngangsignalene er vist i figur 5. I dette tilfellet vil vi ha en pmos transistorer som er PÅ og en nmos transistor som er PÅ. ette vil ligne en inngangs pseudo nmos NOR port med en ekstra intern kapasitans for pmos transistoren som er skrudd av. nmos transistoren vil være sterkere enn pmos transistoren slik at utgangen trekkes ned til 0. I dette til fellet har vi en pmos transistor som er PÅ og vil bidra med strøm til nedtrekket via nmos transistoren som er PÅ. et statiske effektforbruket er proporsjonalt med strømmen gjennom pmos transistoren. Vi har: p d R nedtrekk intern Rn R n 4 R n + R n Rn4 4 R4 R τ. 45. Mål Forstå hvordan en ganged inngangs NOR port virker. Kunne beregne logisk effort og parasittiske tidsforsinkelser. E. Notater g d W p + Wn Wp + Wn Wp p d R nedtrekk intern Wp R 4 4 R4 R4 4 τ. 44. Ganged NOR port med inngangsingene ervist i figur 6. I dette til fellet vil vi ha to nmos transistorer i parallell som trekker utgangen ned til logisk 0. egge pmos transistorene er skrudd av. Her er det statiske effektforbruket redusert til et minumum. Vi har: g d W p + +4

11 X. Source følger opptrekkslogikk Kapittel 6... side XI. Kaskode spenning Svitsj logikk Kapittel 6.. side - 7 x 8 N N N N4 Nlast N5 N6 N7 N8 N9 P Innganger f f Fig. 7. Source følger opptrekkslogikk.fig6.9 En port som kan minne om en pseudo nmos port er vist i figur 7. Kretsen kalles source følger opptrekkslogikk SFPL Source Follower Pull-up Logic. Her er opptrekket kontrollert av inngangssignalene. iaseringskretsen består av bare nmos transistorer, der nmos transistorene som styres av inngangene bidrar til å dra biaseringsutgangen x nærmere logisk som funksjon av antall innganger som er. N last transistoren vil trekke x ned mot 0, og ere på inngangssignalene vil bidra til å trekke x opp mot gjennom nmos transistorer. Husk at nmos transistorene som er koblet opp mot V i biaseringskretsen har source koblet til x, slik at disse transistorene vil være svake. et vil være et relativt betydelig statisk effektforbruk i SFPL porter, det faktiske effektforbruket er avhengig av inngangsmønstre.. Mål Etablere en forenklet kjennskap til SFPL logikk.. Notater Fig. 8. Kaskode spenning svitsj logikk.fig6.0a Ved å bruke to komplementære nedtrekk til åstyrehvertsitt opptrekk som vist i figur 8 vil vi få en port som ikke har statisk effektforbruk fordi opptrekkstransistoren som ikke skal trekke en utgang til blir slått V. Vi kaller en slik logikk for kaskode spenning svitsj logikk VSL ascode Voltage Switch Logic. I VSL logikk vil det en og bare en av utgangene eller trekkes ned til 0, og som vil gjennom en pmos trekke den inverse utgangen til. En fordel med VSL logikk i forhold til pseudo nmos logikk er at statiske effektforbruk er redusert til et minimum, og at pmos transistorene kan dimmensjoneres opp for å redusere parasittisk tidsforsinkelse i opptrekket uten en økning i statisk effektforbruk. Vi trenger imidlertid inverterte inngangssignaler i tillegg og mange nmos transistorer. ette kan være nyttig logikk dersom vi allerede har tilgang på inverterte innganger og at vi trenger invertert utgang i tillegg til ordinær utgang. VSL porter vil ha to utganger som alltid svitsjer motsatt vei som kan være gunstig i tilknytning til støyfølsomme kretser 5. Fig. 9. Kaskode spenning svitsj logikk for inngangs NN funksjon.fig6.0b VSL porten som er vist i figur 9 er en NN port, dvs.. et alternative nedtrekket består av to parallellkoblete nmos transistorer styrt av og som vil representere funksjonen +, som er ekvivalent med.. Eksempel Et eksempel på en variant av VSL logikk der de to alternative nedtrekkene deler transistorer er vist i figur 0. Kretsen 5 Støyfølsomme kretser på samme brikke vil typisk være analoge kretser i et mixed signal system.

12 d d d d c c c c b b b b Fig. 0. Kaskode spenning svitsj logikk for 4inngangs XNOR, dvs. funksjon.fig6.0c Fig.. Kaskode spenning svitsj logikk for 4inngangs XOR funksjon.fig6.0c er en 4inngangs XNOR krets. ersom det er en og bare en inngang som er vil utgangen bli lik. Legg merke til at for utgangen er funksjonen en 4inngangs XOR port.. Oppgaver Oppgave Notater d d c c b b Fig.. Kaskode spenning svitsj logikk for 4inngangs XOR funksjon.fig6.0c 4inngangs XNOR krets der nedtrekket for inngangsmønstret,, og er vist. ette representerer inngangsekvensen 000, dvs. en ener. ersom vi antar at 0 vil de to mitterste transistorene i den øverste rekka av nmos transistorer være på. et vil derifra være en rekke kombinasjoener av inngangsmøstre for inngangene, og som gir en og bare en er. e alternative nedtrekksmulighetene er vist i figur.. Mål Kunne implementere logiske funksjoner ved hjelp av VSL logikk.

13 XII. Indeks ktivitetsfaktor 4 VSL rain-induced barrier lowering IL ynamisk effektforbruk, 4 Effektforbruk Ganged MOS 9 Gate lekasje Gatestrøm Kaskode spenning svitsj logikk Kortslutningseffekt 4 Moderat inversjon Pseudo nmos 4 SFPL Slope faktor Source følger opptrekkslogikk Statisk effektforbruk, Sterk inversjon Subterskel Svak inversjon Tunneleringsstrøm References [] Neil H.E. Harris og avid Harris MOS VLSI ESIGN, circuit and system perspective tredje utgave 005, ISN: , ddison Wesley, [] ngvar erg INF400 el:z