INF3400 Digital Mikroelektronikk Løsningsforslag DEL 8
|
|
- Thea Merete Johansen
- 7 år siden
- Visninger:
Transkript
1 INF Digital Mikroelektronikk Løsningsforslag DEL 8 NGV EG I. DEL 8 Del 8: Effektforbruk og statisk MOS II. Oppgaver. Oppgave. Finn strømlekkasje i svak inversjon i en inverter ved romtemperatur når inngangen er. nta at β n β p m/v, n. og V tp V tn.v. nta at bodyeffekt og DIL koeffisient γ η.. Løsningsforslag De enkle transistormodellene som vi har benyttet hittil modellerer strømmen gjennom transistoren lik når gate source spenningen er lavere enn terskelspenningen. I virkligheten er er det ikke en skarp overgang fra ingen kanal til full kanal. Når det er etablert en kanal sier vi at transistoren opererer i sterk inversjon og de modellene som vi kjenner kan brukes. Når gate source spenningen er vesentlig mindre enn terskelspenningen er det vanlig å modellere transistorstrømmen som: Vgs V t V ds nv I ds I ds e T v ( e T, ( der n er slope faktor og I ds βv T e.8. ( Som vi ser av modellen vil det være en eksponesiell økning i strømmen for økning i gate source spenning. Det er viktig å huske på at selv om strømmen stiger kraftig i dette området som kalles svak inversjon, så er strømmen svært liten. I noen analoge kretser der det ikke er strenge krav til høy hastighet kan transistorer benyttes i svak inversjon. Liten strøm gir liten effekt som i noen analoge kretser er en stor fordel. Overgangen mellom svak og sterk inversjon kalles moderat inversjon. En annen ting som det er verdt å merke seg er at det vil gå en liten strøm gjennom transistoren selv om den er skrudd av. Vi antar at inverteren har en utgang som er logisk, dvs. at inngangen er logisk. Vi beregner strømlekkasjen ved o K ved først å finne I ds : I ds βv T e.8 (..5 m V.μ. Dette gir lekkasjestrøm, når vi antar at spenningsforsyningen er.v : I svak inversjon er strømmen typisk i området fra p til noen n, selvom strømmen kan være vesentlig større dersom bredde/lengde forholdet er meget stort. V Vgs V t V ds nv I ds I ds e T v ( e T. e... ( e (. 5. p.. Oppgave.8 Du vurderer åsenkev DD for å redusere effektforbruket i en statisk MOS port. Du vil også skalerev t proporsjonalt. Vil dynamisk effektforbruk gå opp eller ned? Vil statisk effektforbruk gå opp eller ned?. Løsningsforslag Statisk eller komplementær MOS porter er svært effektive med hensyn på effektforbruk fordi når utgangen på en port har stabilisert seg til enten eller så går det nesten ikke strøm gjennom transistorene. Dette betyr at effektforbruket er tilnærmet lik når utgangen er stabil. Historisk har effektforbruk vært mindre viktig enn hastighet og arealforbruk for en krets. For moderne MOS prosesser, der antall transistorer og porter er svært høyt og klokkefrekvensen øker, er effektforbruk stadig viktigere. Vi kan definere effektforbruk som trekkes fra spenningsforsynningen V DD som: P (t i DD(t V DD, ( der i DD er strømmen som trekkes fra spenningsforsyningen. Energiforbruket over en tidsperiode T kan modelleres ved å integrere effektforbruket: E i DD(t V DDdt. ( Gjennomsnittelig effektforbruk over dette intervallet er gitt av: P avg E T T Det er to hovedkomponenter i effektforbruk: i DD(t V DDdt. (5 Statisk effektforbruk. Svak inversjonsstrøm i transistorer som er skrudd av. Tunneleringsstrøm gjennom gate oksid (tynnoksid. Lekkasje i reversforspente dioder (pn-overganger. Strøm i transistorer som skal overstyres av andre transistorerer, i for eksempel psudo nmos logikk.
2 Dynamisk effektforbruk. Opp- og utlading av kapasitanser. Kortslutningsstrøm i korte tidsperioder når både opp- og nedtrekk er PÅ. Fig.. pmos nmos pmos nmos Statisk effektforbruk i en MOS inverter. (FIG. Fig.. MOS inverter med last. Den viktigste komponenten i dynamisk effektforbruk er oppog utlading av kapasitanser. Inverteren som er vist i Fig. er et eksempel på en komplementær port som skal drive utgangen representert som en last i form av en kapasitans. Utgangskapasitansen skal kunne trekkes opp til via pmos transistoren og ned til via nmos transistoren. Vi kan anta at porten svitsjer mellom og med en gjennomsnittelig frekvens f SW. Over et tidsintervall T vil lasten bli ladet opp og ut Tf SW ganger. Strømmen fra pmos transistoren vil lade opp lasten og lasten vil lades ut via nmos transistoren. En lade opp/lade ut sykel kan betraktes som en flytting av ladningen Q V DD fra V DD til GND. Gjennomsnittelig dynamisk effektforbruk kan modelleres som: P dynamisk T VDD T Integralet over tidsperioden T gir: i DD(t V DDdt i DD(tdt. ( P dynamisk VDD T [TfSWVDD] VDDf SW. ( De fleste porter svitsjer ikke i hver klokkeperiode. Det er derfor vanlig å ta hensyn til aktiviteten til porten med modellen: P dynamisk αv DDf, (8 der α er aktivitetsfaktor. Klokkesignaler svitsjer i hver klokkeperiode og har derfor aktivitetsfaktor α. Et vanlig aktivitetsfaktor for statisk MOS er.. I det en utgang endrer verdi vil inngangen(e også ofte være i transisjon. Ser vi nærmere på en inverter har vi når inngangen er mellom V tn og V DD V tp en situasjon der både pmos- og nmos transistoren er PÅ. I dette tilfellet vil det gå en strøm direkte fra V DD til GND som vil bidra med et effektforbruk som kalles kortslutningseffekt. Dersom inngangssignaler har kort stige/falltid vil kortslutningseffekten bli liten. I tilfeller der utgangslasten (kapasitans er stor, dvs. vesentlig større enn inngangskapasitansen(e, vil kortslutningseffekten bli redusert. Vi kan modellere kortslutningseffekt som den minste av strømmene, gjennom pmos- og nmos transistoren i svitsjingen, multiplisert med V DD. Konklusjon dynamisk effektforbruk vil gånednår vi reduserer V DD. En komplementær eller statisk inverter er vist i Fig.. Når inngangen er vil pmos transistoren være PÅ ognmostransistorene være V, og utgangen vil være høy (. Når inngangen er vil pmos transistoren være V og nmos transistoren være PÅ, og dermed vil utgangen være lav. Dette er stabile tistander forenmosportogideeltvildetdaikkegå strøm mellom V DD og GND. En transistor som er skrudd V vil alikevel levere noe strøm som er gitt av modellen for transistorstrøm i svak inversjon med V gs : der n er slope faktor og I statisk I ds e V t V DD nv T v ( e T I ds e V t nv T, ( I ds βv T e.8. ( Som vi ser er den statiske strømmen som går gjennom en transistor som er skrudd av, eksponensielt avhengig av terskelspenningen. Etterhvert som teknologien utvikles vil terskelspenningen bli redusert og dermed blir statisk strøm økt. Det statiske effektforbruket kan da modelleres som: P statisk I statisk V DD. ( Som en konsekvens av stadig tynnere gateoksid vil det for moderne MOS prosesser med tynnere gateoksid enn Å være en lekkasje mellom kanal og gate gjennom gateoksidet som består av isolatoren silisiumdioksid. Denne tunnerlingen som kalles gate lekkasje er merkbar for MOS prosesser fra gatelengder lik nm, med tunnoksid mindre enn Å, og under. I tillegg vil det være en liten lekkasje i pn-overganger, særlig mellom diffusjonsområder og substrat eller brønn. I moderne prosesser er denne lekkasjen mindre enn lekkasjestrømmer i trasistorer. Det er derfor vanlig å neglisjere denne lekkasjeeffekten. Noen logikkstiler, som for eksempel pseudo nmos, vil ha et betydelig innslag av statisk effektforbruk. Vi kan modellen P statisk I statisk V DD. Det er viktig være klar over at en reduksjon i V DD uten at terskelspenningen V t endres vil redusere statisk effektforbruk. Ved utvkikling av MOS teknologi skaleres V t proporsjonalt med V DD. I statisk er eksponensielt avhengig av V t,dvs. når V t reduseres vil lekkasjestrømmen stige eksponensielt mhp. reduksjon i V t, slik at vi kan konkludere med at statisk effektforbruk vil øke.
3 . Oppgave.8 Tegn transistorskjema for pseudo-nmos inngangs NND og NO porter. ngi transistorstørrelser og finn logisk effort for nedtrekk og opptrekk og gjennomsnitt for portene.. Løsningsforslag og dermed, n Wp som gir, Wn n. Fig.. Pseudo nmos inverter.(fig. En pseudo nmos inver er vist i Fig.. Vi kan starte med å velge at den effektive motstanden i nedtrekket skal være lik som tisvarer en enhetsinverter. Det er samtidig fornuftig å velge at den motstanden i nmos transistoren, dvs. nedtrekket uten hensyn til pmos transistoren, skal være / av effektiv opptrekksmotstand. Husk at opptrekket alltid er på slik at nmos transistorent må gjøres vesentlig sterkere en pmos transistoren for å sikre en klart definert logisk på utgangen. Dersom vi antar at mobilitetsforskjellen er μ n/μ p, kan sette opp følgende ligninger: opptrekk p n p nedtrekk G n G p n p ( ( Wp. Vi ønsker at effektiv nedtrekksmotstand skal være lik som gir Vi har at inngang og gate pmos. Logisk effort for opptrekket blir da g u. + µp + Wp + Vi kan beregne motstanden for transistorene: n ( p. ( Vi kan anvende Ohms lov og uttrykke strømmdifferansen mellom nmos og pmos transistoren, som vil være lik den effektive, eller netto, strømtrekket for nedtrekket: I n VDD n VDD I p VDD p VDD I n I p VDD. ( pseudo nmos inverteren vil da ha et nedtrekk som tilsvarer nedtrekket for en inverter med en enhets nmos transistor. En annen måte å uttrykke dette på er en effektiv transkonduktans i nedtrekket:
4 NND NO G n G p G n G p. (5 Den effektive motstanden i nedtrekket blir da / x/ / z/ z/ z/ nedtrekk G n G p. ( x/ x/ Vi kan nå uttrykke logisk effort for opptrekk og nedtrekk: g u g d + µp µn Wp + Wp + (Wn Wp + ( Wn Wp (Wn ( Wp + Wn Wp ( Fig.. gu x/ gd x/ gavg x/ Pu (+x/ Pd (+x/ Pavg (+x/ gu z/ gd z/ gavg z/ Pu (+z/ Pd (+z/ Pavg (+z/ pseudo-nmos inngangs NND og NO porter. Inverter / / NND / x/ g avg 8. ( x/ x/ Parasittisk tidsforsinkelse beregnes ut ifra effektiv motstand og parasittisk kapasitans (intern kapasitans: P u opptrekk intern ( p + Fig. 5. gu / gd / gavg 8/ Pu 8/ Pd / Pavg / gu x/ gd x/ gavg x/ Pu (+x/ Pd (+x/ Pavg (+x/ pseudo-nmos inngangs NND og inverter. P d nedtrekk ( intern + p avg. (8 inngangs pseudo NND og NO porter er vist i Fig.. Vi starter med å sammenligne NND porten med en inverter. For inngangs pseudo nmos NND porten i Fig. 5 antar vi at motstanden i opptrekket skal være ganger så storsomden effektive motstanden i de tre nmos transistorene i nedtrekket. Dersom vi velger størrelsen på pmos transistoren / vil motstanden i opptrekket være: ( p μn μ p (. ( Nedtrekket består av tre nmos transistorer som vi antar er like og med motstand lik n hver. De tre nmos transistorene vil til sammen utgjøre en motstand lik n. Vi setter ekvivalentmotstanden i de tre nmos transistorene lik / av motstanden i opptrekket og finner størrelsen pånmos transistorene:
5 n W n nmoskjede ( W n + W n + Wn p, ( som tilvarer x. Motstanden i nedtrekket blir da: nedtrekk ( nmoskjede p ( Wn. ( Logisk effort for opptrekk, og nedtrekk blir: g u + µp µn Wp + Wp + g d ( ( ( + µn + + Wp ( ( + + Wp ( Wn Wp ( g avg 8. ( Parasittisk tidsforsinkelse for inngangs pseudo nmos NND port blir: P u opptrekk intern ( + ( P d nedtrekk Fig.. Inverter / / gu / gd / gavg 8/ Pu 8/ Pd / Pavg / NO / z/ z/ z/ gu z/ gd z/ gavg z/ Pu (+z/ Pd (+z/ Pavg (+z/ pseudo-nmos inngangs NO og inverter. For inngangs pseudo nmos NO porten i Fig. antar vi at motstanden i opptrekket skal være ganger så storsomden effektive motstanden i en nedtrekkstransistor. Dersom vi velger størrelsen på pmos transistoren / vil motstanden i opptrekket være: ( p. ( Nedtrekket består av tre nmos transistorer i parallell som vi antar er like og med motstand lik n hver. Vi antar at bare en av transistorene er PÅ slik at den effektive motstanden i nedtrekkstransistorene blir n. Vi antar at motstanden i nedtrekket skal være / av motstanden i opptrekket: n opptrekk (5, som gir transistorstørrelse / ellr z, og den effektive motstanden i nedtrekket blir: nedtrekk ( Wp ( (. ( Logisk effort for opptrekk, og nedtrekk blir: g u + µp + Wp + P avg 8. ( g d ( + µn (Wn µp
6 ( Wp ( g avg 8. (8 Parasittisk tidsforsinkelse for inngangs pseudo nmos NO port blir: P u opptrekk intern ( P d nedtrekk ( P avg 8. ( D. Oppgave. Tegn transistorskjema for en pseudo-nmos port som implementerer funksjonen F ( + + D+E F G. D. Løsningsforslag Vi starter med å se på nedtrekket til funksjonen F ( + + D+E F G. Nedtrekket består av to parallelle grener, dvs. E F G og ( + + D. Nedtrekket via transistorer som styres av E, F og G består av tre transistorer i serie. I den andre nedtrekksgrenen vil det være en seriekobling av og parallellkobling, og D. E F E. Oppgave.5 Sammenlign gjennomsnittelig tidsforsinkelse i,, 8 og inngangs pseudo nmos og SFPL NO porter når vi antar at portene skal drive fire identiske porter. E. Løsningsforslag Vi kan starte med åsepåhvordan parasittisk tidsforsinkelse for ulike logikkstilene varierer med antall innganger. Parasittisk tidsforsinkelse for en n-inngangs pseudo nmos NO port kan utrykkes som: P u opptrekk intern ( + n P d (n + ( n + ( nedtrekk + n ( n + + ( n + P avg 8(n + ( (n +. Dersom porten skal drive fire identiske porter vil dette utgjøre en ekstern last: ekstern ( Vi kan beregne tidsforsinkelsen:. d f + P avg (n + g avg h + 8 (n (n + (8 + (n +. D Fig.. pseudo-nmos port for funksjonen F ( + + D+E F G. Denne porten vil ha ulike nedtrekksmuligheter. Vi velger ådi- mensjonere for worst case som for dette tilfellet vil si nedtrekk gjennom tre seriekoblete transistorer styrt av inngangene E, F og G. Vi vil dimensjonere denne porten tilsvarende som for en inngangs NND port. Parasittisk tidsforsinkelse vil bli litt større for denne porten enn for en inngangs NND port på grunn av mer kapasitans knyttet til transistorene styrt av,, og D. Worst case nedtrekk vil forutsette E F G og D. G D N N N N 8 Nlast N5 N N N8 N Fig. 8. x Source følger opptrekkslogikk.(fig. En port som kan minne om en pseudo nmos port er vist i Fig. 8. Kretsen kalles source følger opptrekkslogikk (SFPL P
7 Source Follower Pull-up Logic. Her er opptrekket kontrollert av inngangssignalene. iaseringskretsen består av bare nmos transistorer, der nmos transistorene som styres av inngangene bidrar til å dra biaseringsutgangen x nærmere logisk som funksjon av antall innganger som er. N last transistoren vil trekke x ned mot, og ere på inngangssignalene vil bidra til å trekke x opp mot gjennom nmos transistorer. Husk at nmos transistorene som er koblet opp mot V DD i biaseringskretsen har source koblet til x, slik at disse transistorene vil være svake. Det vil være et relativt betydelig statisk effektforbruk i SFPL porter, det faktiske effektforbruket er avhengig av inngangsmønstre. Vi kan utvide inngangs SFPL NO porten ved å legge til et antall nmos transistorer i parallell i nedtrekket og det samme antallet nmos transistorer i opptrekket for noden x. Dette kan vi gjøre uten å dimensjonere om transistorene. Transistor N5vil bidra med nedtrekket når utgangen skal trekkes lav. En svært enkel modell av parasittisk tidsforsinkelse for nedtrekket kan bygges på en antagelse av at N5 bidrar med samme strømmen som en av de andre nedtrekkstransistorene N tiln. Dersom vi antar at opptrekkstransistoren P er nesten skrudd av når utgangen skal trekkes lav kan vi lage en forenklet modell for parasittisk tidsforsinkelse for SFPL porten: ( ( P nedtrekk ( n ( 5 + n ( 5+n. Ved opptrekk kan vi anta at alle inngangene er og at noden x. Dette gir en forenklet modell for parasittisk tidsforsinkelse i opptrekket: P opptrekk (5 + n ( 5 + n ( 5+n. Gjennomsnittelig parasittisk tidsforsinkelse blir da: P avg (( ( 5+n 5+n + ( (5+n+(5+n ( (5 + n (5 + n. 8 Dersom porten skal drive fire identiske porter vil dette utgjøre en ekstern last: g u + + µp + g d ( + µn ( 8 g avg. Vi kan beregne tidsforsinkelsen: d f + P avg g avg h + (5 + n 8 + (5 + n (5 + n. 8 Tidsforsinkelse for pseudo nmos NO er proporsjonal med (8/ n mens for SFPL er dette redusert til (/ n. Foren komplementær NO port vil tidsforsinkelsen være proporsjonal med (/ n fordi d h (n +/+n /+(/ n. F. Oppgave. Tegn transistorskjema for en inngangs VSL O /NO port. F. Løsningsforslag ekstern ( +. Fig.. inngangs VSL NO port. Vi kan finne enkle modeller for logisk effort for SFPL porten. I opptrekket er det en transistor med størrelse. En inverter med størrelse lik på pmos transistoren vil ha en inngangslast lik inn +(μ p/μ n. For nedtrekk sammenligner vi med en inverter med bredde lik + for nmos transistoren som vil gi ( + μ n/μ p ( / /. Transistorskjema for inngangs VSL O /NO port er vist ifig..
INF3400/4400 Digital Mikroelektronikk Løsningsforslag DEL 8 Våren 2006 YNGVAR BERG
INF/ Digital Mikroelektronikk Løsningsforslag DEL 8 Våren 6 NGV EG I. DEL 8 Del 8: Effektforbruk og statisk MOS II. Gjennomføring Teori, eksempler og oppgaver knyttet til DEL 8 (og DEL blir gjennomgått
DetaljerTR ansistormodellen utvides med en modell for strøm i svak
el 8: Effektforbruk og statisk MOS NGVR ERG I. Innhold TR ansistormodellen utvides med en modell for strøm i svak inversjon, dvs. når gate source spenningen er lavere enn terskelspenningen. Lekkasjemodeller
DetaljerTR ansistormodellen utvides med en modell for strøm i
el 8: Effektforbruk og statisk MOS NGVR ERG I. Innhold TR ansistormodellen utvides med en modell for strøm i svak inversjon, dvs. når gate source spenningen er lavere enn terskelspenningen. Lekasjemodeller
DetaljerUNIVERSITETET I OSLO
UNIVRSITTT I OSLO et matematisk-naturvitenskapelige fakultet ksamen i: IN3400 igital mikroelektronikk ksamensdag: 1. juni 013 Tid for eksamen: 09.00 13.00 Oppgavesettet er på 6 sider. Vedlegg: Ingen Tillatte
DetaljerUNIVERSITETET I OSLO
UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i: INF3400 Digital mikroelektronikk Eksamensdag: 10. juni 2011 Tid for eksamen: 9.00 13.00 Oppgavesettet er på 5 sider. Vedlegg:
DetaljerUNIVERSITETET I OSLO
UNIVRSITTT I OSLO et matematisk-naturvitenskapelige fakultet ksamen i: INF400 igital mikroelektronikk ksamensdag: 11. juni 2008 Tid for eksamen: Oppgavesettet er på 5 sider. Vedlegg: Ingen Tillatte hjelpemidler:
DetaljerDel 9: Dynamisk CMOS
Del 9: Dynamisk CMOS NGVR ERG I. Innhold Dynamiske retser blir gjennomgått. Problemer med dynamiske kretser diskuteres. Domino logikk og dual-rail domino logikk blir presentert. Problemer med ladningsdeling
DetaljerOppgave 1 INF3400. Løsning: 1a Gitt funksjonen Y = (A (B + C) (D + E + F)). Tegn et transistorskjema (skjematikk) i komplementær CMOS for funksjonen.
Eksamen Vår 2006 INF400 INF400 Eksamen vår 2006 0.06. /9 Oppgave a Gitt funksjonen Y (A (B + C) (D + E + F)). Tegn et transistorskjema (skjematikk) i komplementær CMOS for funksjonen. INF400 Eksamen vår
DetaljerUNIVERSITETET I OSLO
UIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i Eksamensdag: Oppgavesettet er på 7 sider. Vedlegg: Tillatte hjelpemidler: Løsningsforslag Digital mikroelektronikk Ingen Alle trykte
DetaljerLøsningsforslag DEL1 og 2 INF3400/4400
Løsningsforslag L og 2 INF3400/4400 NGVR RG. Oppgave.3 I. Oppgaver Tegn en MOS 4-inngangs NOR port på transistor nivå.. Løsningsforslag 0 0 0 0 0 0 0 Fig. 2. NOR port med fire innganger. Fig.. To-inngangs
DetaljerLøsningsforslag DEL1 og 2 INF3400/4400
Løsningsforslag L1 og 2 INF3400/4400 NGVR RG I. Oppgaver. Oppgave 1.3 Tegn en MOS 4-inngangs NOR port på transistor nivå..1 Løsningsforslag 0 0 1 0 1 0 11 0 1 0 0 Fig. 2. NOR port med fire innganger. Fig.
DetaljerPENSUM INF spring 2013
PENSUM INF3400 - spring 2013 Contents 1 Kjede med porter 2 1.1 Logisk effort for portene....................................... 2 1.2 Kritisk signalvei........................................... 2 1.3
DetaljerDel 6: Tidsforsinkelse i logiske kjeder
el 6: Tidsforsinkelse i logiske kjeder NGVR ERG I. Innhold Tidsforsinkelse i kjeder med logiske porter. eregning av optimalt antall porter i en kjede. Logisk effort, og tidsforsinkelse i komplementære
DetaljerTips og triks til INF3400
Tips og triks til INF3400 Joakim S. Hovlandsvåg 11. desember 2008 1 Opp- og nedtrekk - kap1 Ved inverterte formlar gjeld følgande: i nedtrekk blir ei seriekobling, opptrekk får parallellkobling
DetaljerDel 5: Statisk digital CMOS
Del 5: Statisk digital CMOS NGVR ERG I. Innhold Modeller for tidsforsinkelse i logiske porter blir gjennomgått. I tillegg til enkel lineær model for tidsforsinkelse blir Elmore tidsforsinkelsesmodell gjennomgått.
DetaljerCMOS inverter DC karakteristikker og hvordan transistorstørrelser
Del : Utvidet transistormodell og DC karakteristikk for inverter og pass transistor YNGVR BERG I. Innhold CMOS inverter DC karakteristikker og hvordan transistorstørrelser påvirker karakteristikken. Definisjon
DetaljerTI dsforsinkelse i kjeder med logiske porter. Beregning av
el 6: Tidsforsinkelse i logiske kjeder NGVR ERG I. Innhold TI dsforsinkelse i kjeder med logiske porter. eregning av optimalt antall porter i en kjede. Logisk effort, og tidsforsinkelse i komplementære
DetaljerObligatorisk oppgave 2 i INF4400 for Jan Erik Ramstad
Obligatorisk oppgave i INF44 for Jan Erik Ramstad Jan Erik Ramstad Institutt for Informatikk Universitetet i Oslo janera@fys.uio.no 5. februar 6.5 DC karakteristikk for en inverter.5 Vut (V).5 4 Bakgrunn
DetaljerFormelsamling INF3400 Våren 2014 Del 1 til 8 YNGVAR BERG
1 Formelsamling INF3400 Våren 014 Del 1 til 8 YNGVAR BERG I. MOS TRANSISTORER, TABELLENE I - X Formelsamlingen inneholder de mest aktuelle konstanter Tabell II, prosessparametre Tabell III og elektriske
DetaljerMO deller for tidsforsinkelse i logiske porter blir gjennomgått.
Del 5: Statisk digital CMOS NGVR ERG I. Innhold MO deller for tidsforsinkelse i logiske porter blir gjennomgått. I tillegg til enkel lineær model for tidsforsinkelse blir Elmore tidsforsinkelsesmodell
DetaljerDel 3: Utvidet transistormodell og DC karakteristikk for inverter og pass transistor
Del : Utvidet transistormodell og DC karakteristikk for inverter og pass transistor YNGVR BERG I. Innhold Vi ser på CMOS inverter DC karakteristikker og hvordan transistorstørrelser påvirker karakteristikken.
DetaljerDel 3: Utvidet transistormodell og DC karakteristikk for inverter og pass transistor VDD. Vinn. Vut. I. Innhold
Del : Utvidet transistormodell og DC karakteristikk for inverter og pass transistor YNGVR BERG I. Innhold CMOS INVERTER DC karakteristikker og hvordan transistorstørrelser påvirker karakteristikken. Definisjon
DetaljerDel 3: Utvidet transistormodell og DC karakteristikk for inverter og pass transistor VDD. Vinn. Vut
Del : Utvidet transistormodell og DC karakteristikk for inverter og pass transistor YNGVR BERG I. Innhold CM OS inverter DC karakteristikker og hvordan transistorstørrelser påvirker karakteristiken. Definsisjon
DetaljerMO deller for tidsforsinkelse i logiske porter blir gjennomgått.
Del 5: Statisk digital CMOS 1 NGVR ERG I. Innhold MO deller for tidsforsinkelse i logiske porter blir gjennomgått. I tillegg til enkel lineær model for tidsforsinkelse blir Elmore tidsforsinkelsesmodell
DetaljerForelesning 8. CMOS teknologi
Forelesning 8 CMOS teknologi Hovedpunkter MOS transistoren Komplementær MOS (CMOS) CMOS eksempler - Inverter - NAND / NOR - Fulladder Designeksempler (Cadence) 2 Halvledere (semiconductors) 3 I vanlig
DetaljerINF3400/4400 Digital Mikroelektronikk Løsningsforslag DEL 13 Våren 2007
INF3400/4400 Digital Mikroelektronikk Løsningsforslag DEL 3 Våren 2007 YNGVA BEG I. Del 3 A. Eksamensoppgave 2005 Hvorfor trengs buffere (repeaters) for å drive signaler over en viss avstand? Hvilke metallag
DetaljerDel 4: Moderne MOS transistor modell, transient simulering og enkle utleggsregler
Del 4: Moderne MOS transistor modell, transient simulering og enkle utleggsregler NGVA BEG I. Innhold Enkle modeller for MOS transistor kapasitanser gjennomgås, herunder gate- og diffusjonskapasitanser.
DetaljerINF3400/4400 Digital Mikroelektronikk Løsningsforslag DEL 13 og 14
INF3400/4400 Digital Mikroelektronikk Løsningsforslag DEL 13 og 14 YNGVA BEG A. Forsinkelse i interkonnekt Gitt en 3mm lang og 0.4µm bred leder i metall 2 i en 180nm prosess med egenmotstand 0.04Ω/ og
DetaljerIN 241 VLSI-konstruksjon Løsningsforslag til ukeoppgaver 25/ uke 39
IN 4 VLSI-konstruksjon Løsningsforslag til ukeoppgaver 5/9-00 uke 39 ) Skisser en standard CMOS inverter. Anta ßnßp. Tegn opp noen drain-source karakteristikker for begge transistorene. Bytt ut Vds og
DetaljerIN 241 VLSI-konstruksjon Løsningsforslag til ukeoppgaver uke 36
IN 41 VLI-konstruksjon Løsningsforslag til ukeoppgaver uke 36 1) Beregn forsterknings faktoren ß for en nmofet fabrikkert i en prosess med: µ = 600cm/V s (Elektronmobilitet for n-dopet materiale) ε = 5
DetaljerINF3400 Digital Mikroelektronikk Løsningsforslag DEL 9
IF00 Digital Mikroelektroikk Løsigsforslag DEL 9 I. Oppgaver. Oppgave 6.7 Teg trasistorskjema for dyamisk footed igags D og O porter. gi bredde på trasistoree. va blir logisk effort for portee?. Løsigsforslag
DetaljerINF3400 Digital Mikroelektronikk Løsningsforslag DEL 12
INF3400 Digital Mikroelektronikk øsningsorslag DE 12 NGVR ERG I. DE 12 Del 12 og 13: Passtransistor- og dierensiell MO logikk. II. Oppgaver Tegn sjematikk or en 4:1 multiplekser med innganger,, og, og
DetaljerINF3400 Uke Wire Engineering 4.7 Design Margins. INF3400 Uke 14 Øivind Næss
INF3400 Uke 14 13.05. 4.6 Wire Engineering 4.7 Design Margins INF3400 Uke 14 Øivind Næss INF3400 Uke 14 13.05. Konstruksjon av gode ledninger Ønsker å oppnå lav forsinkelse, lite areal og lavt effektforbruk
DetaljerGJ ennomgang av CMOS prosess, tverrsnitt av nmos- og
Del : Enkel elektrisk transistor modell og introduksjon til CMOS rosess YNGVAR BERG I. Innhold GJ ennomgang av CMOS rosess, tverrsnitt av nmos og MOS transistor og tverrsnitt av CMOS inverter. Enkel forklaring
DetaljerForelesning nr.10 INF 1411 Elektroniske systemer. Felteffekt-transistorer
Forelesning nr.10 INF 1411 Elektroniske systemer Felteffekt-transistorer Dagens temaer Bipolare transistorer som brytere Felteffekttransistorer (FET) FET-baserte forsterkere Dagens temaer er hentet fra
DetaljerEN kle modeller for MOS transistor kapasitanser gjennomgås,
Del 4: Moderne MOS transistor modell, transient simulering og enkle utleggsregler NGVA BEG I. Innhold EN kle modeller for MOS transistor kapasitanser gjennomgås, herunder gate- og diffusjonskapasitanser.
DetaljerTFE4101 Krets- og Digitalteknikk Høst 2016
Norges teknisk naturvitenskapelige universitet Institutt for elektronikk og telekomunikasjon TFE40 Krets- og Digitalteknikk Høst 206 Løsningsforslag Øving 5 Boolske funksjoner, algebraisk forenkling av
DetaljerINF3400 Forel. # Avansert CMOS. INF3400 Forelesning #15 Øivind Næss
INF3400 Forel. #15 20.05. Avansert CMOS INF3400 Forelesning #15 Øivind Næss INF3400 Forel. #15 20.05. Oversikt 4.9 Skalering 4.9.1 Transistorskalering 4.9.2 Interconnect Interconnect -skalering 4.9.3 Teknologi
DetaljerDel 15: Avansert CMOS YNGVAR BERG
Del 15: Avansert CMOS YNGVAR BERG I. Innhold Alle henvisninger til figurer er relevant for Weste & Harris [1]. 1. Innhold. 2. Skalering. Kapittel 4.9 side 245-246. 3. Transistorskalering. Kapittel 4.9.1
DetaljerLab 1 i INF3410. Prelab: Gruppe 5
Lab 1 i INF3410 Prelab: a) EKV modellen ble modellert i Matlab, der EKV.m er brukes til å lage en funksjon av drainsource strømmen. Reverse bias strøm trekkes i fra forward bias strøm, noe som danner grunnlaget
DetaljerKonstruksjon av gode ledninger
4.6 Wire Engineering 4.7 Design Margins INF3400 Del 14 Øivind NæssN INF3400/4400 våren Design av ledere og design marginer 1/25 Konstruksjon av gode ledninger Ønsker å oppnå lav forsinkelse, lite areal
DetaljerOversikt. Avansert CMOS. INF3400 Del Skalering Transistorskalering Interconnect -skalering Teknologi roadmap
Avansert CMOS INF3400 Del 15 Øivind NæssN INF3400 Del 15 18.05. 1/30 Oversikt 4.9 Skalering 4.9.1 Transistorskalering 4.9.2 Interconnect -skalering 4.9.3 Teknologi roadmap 4.9.4 Design-påvirkninger 5.4.1
DetaljerEN kle modeller for MOS transistor kapasitanser gjennomgås,
Del 4: Moderne MOS transistor modell, transient simulering og enkle utleggsregler NGVA BEG I. Innhold EN kle modeller for MOS transistor kapasitanser gjennomgås, herunder gate- og diffudjonskapasitanser.
DetaljerCMOS med transmisjonsporter blir presentert, herunder
Del 12: Passtransistor- og dierensiell CMO logikk NGVR ERG I. Innhold CMO med transmisjonsporter blir presentert, herunder komplementær pass transistor logikk (CP), lean integration med pass transistorer
DetaljerForelesning nr.10 INF 1411 Elektroniske systemer
Forelesning nr.10 INF 1411 Elektroniske systemer Felteffekt-transistorer 1 Dagens temaer Bipolare transistorer som brytere Felteffekttransistorer (FET) FET-baserte forsterkere Feedback-oscillatorer Dagens
DetaljerINF3400/4400 Digital Mikroelektronikk LøsningsforslagOppgaver DEL 15 Våren 2007
INF34/44 Digital Mikroelektronikk LøsningsforslagOppgaver DEL 15 Våren 27 YNGVAR BERG Del 15: Avansert CMOS I. DEL 15 II. Oppgaver A. Hvordan er fremtiden for CMOS? A.1 Løsningsforslag Teori Det har i
DetaljerKONVENSJONELLE latcher og vipper i CMOS blir gjennomgått.
el 11: Latcher og vipper 1 NGVAR BERG I. Innhold KONVENSJONELLE latcher og vipper i CMOS blir gjnomgått. Latcher som styres av to klokkefaser og klokkepulser blir diskutert. Lacher og vipper med, og able
DetaljerGJ ennomgang av CMOS prosess, tversnitt av nmos- og
Del : Enkel elektrisk transistor modell og introduksjon til CMOS rosess YNGVAR BERG I. Innhold GJ ennomgang av CMOS rosess, tversnitt av nmos og MOS og tverrsnitt av CMOS inverter. Enkel forklaring å begreer
DetaljerCMOS med transmisjonsporter blir presentert, herunder
Del 12: Passtransistor- og dierensiell CMO logikk NGVR ERG I. Innhold CMO med transmisjonsporter blir presentert, herunder komplementær pass transistor logikk (CP), lean integration med pass transistorer
DetaljerGJ ennomgang av CMOS prosess, tverrsnitt av nmos- og
Del : Enkel elektrisk transistor modell og introduksjon til CMOS rosess YNGVAR BERG I. Innhold GJ ennomgang av CMOS rosess, tverrsnitt av nmos og MOS transistor og tverrsnitt av CMOS inverter. Enkel forklaring
DetaljerFYS1210. Repetisjon 2 11/05/2015. Bipolar Junction Transistor (BJT)
FYS1210 Repetisjon 2 11/05/2015 Bipolar Junction Transistor (BJT) Sentralt: Forsterkning Forsterkning er et forhold mellom inngang og utgang. 1. Spenningsforsterkning: 2. Strømforsterkning: 3. Effektforsterkning
DetaljerObligatorisk oppgave 4 i INF4400 for Jan Erik Ramstad
Obligatoris oppgave i INF for Jan Eri Ramstad Jan Eri Ramstad Institutt for Informati Universitetet i Oslo janera@fys.uio.no. Mars6 6. april Bagrunn Worst case transient simulering NAND port Oppgave I
DetaljerINF3400 Digital Mikroelektronikk Løsningsforslag DEL 11 Latcher og vipper
INF3400 igital Mikroelektronikk Løsningsforslag EL 11 er og vipper NGVAR BERG I. Oppgaver A. Forklar hvordan en statisk latch virker A.1 Løsningsforslag Teori Fig. 3. ynamisk latch med transmisjonsport
DetaljerRapport laboratorieøving 2 RC-krets. Thomas L Falch, Jørgen Faret Gruppe 225
Rapport laboratorieøving 2 RC-krets Thomas L Falch, Jørgen Faret Gruppe 225 Utført: 12. februar 2010, Levert: 26. april 2010 Rapport laboratorieøving 2 RC-krets Sammendrag En RC-krets er en seriekobling
DetaljerINF 5460 Elektrisk støy beregning og mottiltak
INF 5460 Elektrisk støy beregning og mottiltak Obligatorisk oppgave nummer 3. Frist for levering: 30 April (kl 23:59). Vurderingsform: Godkjent/Ikke godkjent. Oppgavene leveres på individuell basis. Oppgavene
DetaljerKontinuasjonseksamen i emne TFE4110 DIGITALTEKNIKK MED KRETSTEKNIKK. Onsdag 15. august Tid. Kl LØSNINGSFORSLAG
Side av 8 NORGES TEKNISK- NATURVITENSKAPLIGE UNIVERSITET Institutt for elektronikk og telekommunikasjon Faglig kontakt under eksamen: Ragnar Hergum 73 59 2 23 / 92 87 72 Bjørn B. Larsen 73 59 44 93 Kontinuasjonseksamen
DetaljerINF3400 Del 1 Teori og oppgaver Grunnleggende Digital CMOS
INF34 Del Teori og oppgaver Grunnleggende Digial CMOS INF34 Grunnleggende digial CMOS Transisor som bryer CMOS sår for Complemenary Meal On Semiconducor. I CMOS eknologi er de o komplemenære ransisorer,
DetaljerKontinuasjonseksamen i emne TFE4110 DIGITALTEKNIKK MED KRETSTEKNIKK. Onsdag 15. august Tid. Kl LØSNINGSFORSLAG
Side av 8 NORGES TEKNISKNATURVITENSKAPLIGE UNIVERSITET Institutt for elektronikk og telekommunikasjon Faglig kontakt under eksamen: Ragnar Hergum 73 59 2 23 / 92 87 72 Bjørn B. Larsen 73 59 44 93 Kontinuasjonseksamen
DetaljerDagens temaer. temaer hentes fra kapittel 3 i Computer Organisation. av sekvensielle kretser. and Architecture. Tilstandsdiagram.
Dagens temaer 1 Dagens Sekvensiell temaer hentes fra kapittel 3 i Computer Organisation and Architecture logikk Flip-flop er Design av sekvensielle kretser Tilstandsdiagram Tellere og registre Sekvensiell
DetaljerHØGSKOLEN I SØR-TRØNDELAG Avdeling for teknologi
HØGSKOLEN I SØR-TRØNDELAG Avdeling for teknologi Kandidatnr: Eksamensdato: 14.12.2010 Varighet/eksamenstid: Emnekode: 4 timer EDT210T-A Emnenavn: Elektronikk 1 Klasse(r): 2EL Studiepoeng: 7,5 Faglærer(e):
DetaljerKontinuasjonseksamen i emne TFE4110 DIGITALTEKNIKK MED KRETSTEKNIKK
NORGES TEKNISK- NATURVITENSKAPLIGE UNIVERSITET Institutt for elektronikk og telekommunikasjon aglig kontakt under eksamen: Ragnar Hergum 73 59 20 23 / 920 87 172 Bjørn B. Larsen 73 59 44 93 / 902 08 317
DetaljerFYS1210 Løsningsforslag Eksamen V2018
FYS1210 Løsningsforslag Eksamen V2018 Morgan Kjølerbakken Oppgave 1 Kondensatorer og filtre (totalt 5 poeng) 1 a. Beskrivelse av hvordan kondensatoren lades opp er gitt av differensial likningen V = 1
DetaljerDel 11: Latcher og vipper
el 11: Latcher og vipper NGVAR BERG I. Innhold Konvsjonelle latcher og vipper i CMOS blir gjnomgått. Latcher som styres av to klokkefaser blir diskutert. Lacher og vipper med, og able blir prestert. Latcher
DetaljerLab 5 Enkle logiske kretser - DTL og 74LS00
Universitetet i Oslo FYS1210 Elektronikk med prosjektoppgave Lab 5 Enkle logiske kretser - DTL og 74LS00 Sindre Rannem Bilden 4. april 2016 Labdag: Tirsdag Labgruppe: 3 Oppgave 1: Funksjonstabell En logisk
DetaljerForelesning nr.9 INF 1411 Elektroniske systemer. Transistorer MOSFET Strømforsyning
Forelesning nr.9 INF 1411 Elektroniske systemer Transistorer MOSFET Strømforsyning Dagens temaer Radiorør Transistorer Moores lov Bipolare transistorer Felteffekttransistorer Digitale kretser: AND, OR
DetaljerLøsningsforslag eksamen inf 1410 våren 2009
Løsningsforslag eksamen inf 1410 våren 2009 Oppgave 1- Strøm og spenningslover. (Vekt: 15%) a) Finn den ukjente strømmen I 5 i Figur 1 og vis hvordan du kom frem til svaret Figur 1 Løsning: Ved enten å
DetaljerForelesning nr.7 INF 1410. Kondensatorer og spoler
Forelesning nr.7 IF 4 Kondensatorer og spoler Oversikt dagens temaer Funksjonell virkemåte til kondensatorer og spoler Konstruksjon Modeller og fysisk virkemåte for kondensatorer og spoler Analyse av kretser
DetaljerTransistorforsterker
Oppsummering Spenningsforsterker klasse Med avkoplet emitter og uten Forsterkeren inverterer signalet faseskift 180o Transistoren er aktiv i hele signalperioden i b B i c C g m I V C T i c v i r π B1 B2
DetaljerEn mengde andre typer som DVD, CD, FPGA, Flash, (E)PROM etc. (Kommer. Hukommelse finnes i mange varianter avhengig av hva de skal brukes til:
2 Dagens temaer Dagens 4 Sekvensiell temaer hentes fra kapittel 3 i Computer Organisation and Architecture Design Flip-flop er av sekvensielle kretser Tellere Tilstandsdiagram og registre Sekvensiell Hvis
DetaljerIN1020. Sekvensiell Logikk
IN12 Sekvensiell Logikk Hovedpunkter Definisjoner Portforsinkelse Praktiske Eksempler Latch SR D Flip-Flop D JK T Tilstandsmaskiner Tilstandsdiagrammer og tilstandstabeller Omid Mirmotahari 2 Definisjoner
DetaljerDagens temaer. Sekvensiell logikk: Kretser med minne. D-flipflop: Forbedring av RS-latch
Dagens temaer Sekvensiell logikk: Kretser med minne RS-latch: Enkleste minnekrets D-flipflop: Forbedring av RS-latch Presentasjon av obligatorisk oppgave (se også oppgaveteksten på hjemmesiden). 9.9.3
DetaljerKontinuasjonseksamen i emne TFE4110 DIGITALTEKNIKK MED KRETSTEKNIKK
NORGES TEKNISKNATURVITENSKAPLIGE UNIVERSITET Institutt for elektronikk og telekommunikasjon aglig kontakt under eksamen: Ragnar Hergum 73 59 20 23 / 920 87 72 Bjørn B. Larsen 73 59 93 / 902 08 37 i emne
DetaljerElektrolaboratoriet RAPPORT. Oppgave nr. 1. Spenningsdeling og strømdeling. Skrevet av xxxxxxxx. Klasse: 09HBINEA. Faglærer: Tor Arne Folkestad
Elektrolaboratoriet RAPPORT Oppgave nr. 1 Spenningsdeling og strømdeling Skrevet av xxxxxxxx Klasse: 09HBINEA Faglærer: Tor Arne Folkestad Oppgaven utført, dato: 5.10.2010 Rapporten innlevert, dato: 01.11.2010
DetaljerFasit og sensorveiledning eksamen INF1411 våren Oppgave 1 Strøm, spenning, kapasitans og resistans (Vekt 20 %) A) B) Figur 1
Fasit og sensorveiledning eksamen INF1411 våren 2012 Oppgave 1 Strøm, spenning, kapasitans og resistans (Vekt 20 %) Oppgave 1a) (vekt 5 %) Hva er strømmen i og spenningen V out i krets A) i Figur 1? Svar
DetaljerEksamen i emne TFE4110 DIGITALTEKNIKK MED KRETSTEKNIKK. Fredag 25. mai Tid. Kl LØSNINGSFORSLAG
Side 1 av 17 NORGES TEKNISK- NATURVITENSKAPLIGE UNIVERSITET Institutt for elektronikk og telekommunikasjon Faglig kontakt under eksamen: Ragnar Hergum 73 59 20 23 / 920 87 172 Bjørn B. Larsen 73 59 44
DetaljerLØSNINGSFORSLAG TIL EKSAMEN FY1013 ELEKTRISITET OG MAGNETISME II Fredag 9. desember 2005 kl
NORGES TEKNISK- NATURVITENSKAPELIGE UNIVERSITET INSTITUTT FOR FYSIKK Kontakt under eksamen: Jon Andreas Støvneng Telefon: 73 59 36 63 LØSNINGSFORSLAG TIL EKSAMEN FY1013 ELEKTRISITET OG MAGNETISME II Fredag
DetaljerDagens temaer. Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture. Sekvensiell logikk. Flip-flop er
Dagens temaer Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture Sekvensiell logikk Flip-flop er Design av sekvensielle kretser Tilstandsdiagram Tellere og registre INF2270 1/19
DetaljerHØGSKOLEN I SØR-TRØNDELAG Avdeling for teknologi
HØGSKOLEN SØR-TRØNDELAG Avdeling for teknologi Kandidatnr: Eksamensdato: 0.1.009 Varighet/eksamenstid: Emnekode: 5 timer EDT10T Emnenavn: Elektronikk 1 Klasse(r): EL Studiepoeng: 7,5 Faglærer(e): ngrid
DetaljerKontinuasjonseksamen i emne TFE4110 DIGITALTEKNIKK MED KRETSTEKNIKK
Side av 9 NORGES TEKNISK- NATURVITENSKAPLIGE UNIVERSITET Institutt for elektronikk og telekommunikasjon Faglig kontakt under eksamen: Ragnar Hergum 73 59 2 23 / 92 87 72 Bjørn B. Larsen 73 59 44 93 Kontinuasjonseksamen
DetaljerTFE4101 Vår Løsningsforslag Øving 1. 1 Ohms lov. Serie- og parallellkobling. (35 poeng)
TFE4101 Vår 2016 Norges teknisk naturvitenskapelige universitet Institutt for elektronikk og telekomunikasjon Løsningsforslag Øving 1 1 Ohms lov. Serie- og parallellkobling. (35 poeng) a) Hvilke av påstandene
DetaljerFasit og sensorveiledning eksamen INF1411 våren Oppgave 1 Strøm, spenning, kapasitans og resistans (Vekt 20 %) A) B) Figur 1
Fasit og sensorveiledning eksamen INF1411 våren 2012 Oppgave 1 Strøm, spenning, kapasitans og resistans (Vekt 20 %) Oppgave 1a) (vekt 5 %) Hva er strømmen i og spenningen V out i krets A) i Figur 1? Svar
DetaljerUNIVERSITETET I OSLO
UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i: INF1411 Introduksjon til elektroniske systemer Eksamensdag: 1. juni 2015 Tid for eksamen: 4 timer Oppgavesettet er på 5 sider
DetaljerUNIVERSITETET I OSLO
UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i: INF1411 Introduksjon til elektroniske systemer Eksamensdag: 28. mai 2014 Tid for eksamen: 4 timer Oppgavesettet er på 6 sider
DetaljerLØSNINGSFORSLAG TIL KONTINUASJONSEKSAMEN I TFY4155 ELEKTROMAGNETISME Onsdag 17. august 2005 kl
NORGES TEKNISK- NATURVITENSKAPELIGE UNIVERSITET INSTITUTT FOR FYSIKK Faglig kontakt under eksamen: Jon Andreas Støvneng Telefon: 73 59 36 63 / 41 43 39 30 LØSNINGSFORSLAG TIL KONTINUASJONSEKSAMEN I TFY4155
DetaljerINF L4: Utfordringer ved RF kretsdesign
INF 5490 L4: Utfordringer ved RF kretsdesign 1 Kjøreplan INF5490 L1: Introduksjon. MEMS i RF L2: Fremstilling og virkemåte L3: Modellering, design og analyse Dagens forelesning: Noen typiske trekk og utfordringer
DetaljerINF3400 Digital Mikroelektronikk Løsningsforslag DEL 10
INF3400 igital Mikroelektronikk Løsningsforslag EL 10 YNGVAR BERG el 10: Sekvensielle kretser Soner for ikke overlapp I. Oppgaver A. Oppgave 7.1 TC/2 Term t ccq 35ps 35ps t pcq 50ps 50ps t pdq 40ps t setup
DetaljerUNIVERSITETET I OSLO
Eksamen i: UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet INF1400 Digital teknologi Eksamensdag: 29. november 2011 Tid for eksamen: Vedlegg: Tillatte hjelpemidler: Oppgavesettet er på
DetaljerForelesning 4. Binær adder m.m.
Forelesning 4 Binær adder m.m. Hovedpunkter Binær addisjon 2 er komplement Binær subtraksjon BCD- og GRAY-code Binær adder Halv og full adder Flerbitsadder Carry propagation / carry lookahead 2 Binær addisjon
DetaljerEKSAMEN Løsningsforslag Emne: Fysikk og datateknikk
Emnekode: ITD006 EKSAMEN Løsningsforslag Emne: Fysikk og datateknikk Dato: 09. Mai 006 Eksamenstid: kl 9:00 til kl :00 Hjelpemidler: 4 sider (A4) ( ark) med egne notater. Kalkulator. Gruppebesvarelse,
Detaljer"Retention cells" for lav effekts digital design
"Retention cells" for lav effekts digital design Ørjan Eikeland Master i elektronikk Oppgaven levert: Juni 2007 Hovedveileder: Trond Sæther, IET Norges teknisk-naturvitenskapelige universitet Institutt
DetaljerForslag til løsning på eksamen FYS1210 høsten 2005
Forslag til løsning på eksamen FYS1210 høsten 2005 Oppgave 1 Figur 1 viser et nettverk tilkoplet basen på en bipolar transistor. (For 1a og 1b se læreboka side 199) 1 a ) Tegn opp Thevenin-ekvivalenten
DetaljerLøsningsforslag til EKSAMEN
Løsningsforslag til EKSAMEN Emnekode: ITD006 Emne: Fysikk og datateknikk Dato: 09. Mai 007 Eksamenstid: kl 9:00 til kl :00 Hjelpemidler: 4 sider (A4) ( ark) med egne notater. Kalkulator. Gruppebesvarelse,
DetaljerINF3400/4400 Digital Mikroelektronikk Løsningsforslag DEL 11 Latcher og vipper Våren 2007
INF3400/4400 igital Mikroelektronikk Løsningsforslag EL 11 er og vipper Våren 2007 NGVAR BERG I. Oppgaver A. Forklar hvordan en statisk latch virker A.1 Løsningsforslag Teori Fig. 3. ynamisk latch med
DetaljerKontinuasjonseksamen i emne TFE4110 DIGITALTEKNIKK MED KRETSTEKNIKK. Mandag 4. august Tid. Kl LØSNINGSFORSLAG
NORGES TEKNISK- NATURVITENSKAPLIGE UNIVERSITET Institutt for elektronikk og telekommunikasjon Faglig kontakt under eksamen: Ragnar Hergum 73 59 20 23 / 920 87 172 Bjørn B. Larsen 73 59 44 93 / 902 08 317
DetaljerRAPPORT LAB 3 TERNING
TFE4110 Digitalteknikk med kretsteknikk RAPPORT LAB 3 TERNING av June Kieu Van Thi Bui Valerij Fredriksen Labgruppe 201 Lab utført 09.03.2012 Rapport levert: 16.04.2012 FAKULTET FOR INFORMASJONSTEKNOLOGI,
DetaljerFYS1210 Løsningsforslag Eksamen V2017
FYS1210 Løsningsforslag Eksamen V2017 Oppgave 1 1 a. Doping er en prosess hvor vi forurenser rent (intrinsic) halvleder material ved å tilsette trivalente (grunnstoff med 3 elektroner i valensbåndet) og
Detaljer«OPERASJONSFORSTERKERE»
Kurs: FYS 1210 Gruppe: Gruppe-dag: Oppgave: LABORATORIEØVELSE NR 7 Revidert utgave 18. mars 2013 (Lindem) Omhandler: «OPERASJONSFORSTERKERE» FORSTERKER MED TILBAKEKOBLING AVVIKSPENNING OG HVILESTRØM STRØM-TIL-SPENNING
DetaljerINF1411 Oblig nr. 3 - Veiledning
INF1411 Oblig nr. 3 - Veiledning Informasjon Instrumentene som behøves i denne obligen er markert over: DMM det digitale multimeteret er du kjent med fra de to foregående oppgavene Scope er et oscilloskop
DetaljerUNIVERSITETET I OSLO Institutt for informatikk. Semi floating-gate konvertere. Hovedfagsoppgave. Jens Petter F. Koren
UNIVERSITETET I OSLO Institutt for informatikk Semi floating-gate konvertere Hovedfagsoppgave Jens Petter F. Koren. februar 7 Sammendrag I oppgaven er det jobbet med kretser som er bygget i semi floating
Detaljer