Appendiks 7 Konstanter og variabler til kap. 6

Størrelse: px
Begynne med side:

Download "Appendiks 7 Konstanter og variabler til kap. 6"

Transkript

1 APPENDIKS APPENDIKS 1 Appendiks 1.1 Appendiks Appendiks Appendiks Appendiks Appendiks 1.2 Appendiks Appendiks Appendiks Appendiks Appendiks 2 Appendiks 2.1 Appendiks Appendiks Appendiks 2.2 Appendiks Appendiks Lab kort elektronikk Skjema kraftelektronikk Skjematisk utlegg Komponentplassering Topp Lag Bunn Lag Skjema bryterpanel Skjematisk utlegg Komponentplassering Topp Lag Bunn Lag Matlab/Simulink 2 fase stepper motor Blokkdiagram tofase motor Matlab skript for algoritmen 3 fase stepper motor Blokkdiagram trefase motor Matlab skript for algoritmen Appendiks 3 FGPA Appendiks 3.1 VHDL kode Appendiks Simulering 1 Appendiks Simulering 2 Appendiks 4 Appendiks 5 Appendiks 6 Appendiks 6.1 Appendiks 6.2 Budsjett Oppgavebeskrivelse Datablad 3A, 55V DMOS Full-Bridge Motor Driver Spartan-IIE Development Board User s Guide Appendiks 7 Konstanter og variabler til kap. 6 Appendiks 8 Bilder av kretsen

2 Appendiks 1: Lab kort elektronikk

3 Appendiks 1.1 Skjema kraftelektronikk Appendiks Appendiks Appendiks Appendiks Skjematisk utlegg Komponentplassering Topp Lag Bunn Lag

4 JP1 Direction A 1 Break A 2 M4 A 3 M3 A 4 M2 A 5 M1 A 6 Inngang_1 LMD18245T1 1 Out 1 2 Comp out RC 3 4 M4 PGND 5 6 M3 7 M2 8 M1 9 Vcc Brake A 10 Direction A 11 SGND CS out 14 DAC ref 15 Out 2 C1 1uF C2 100uF V Vcc A GND R1 20k C3 500pF 0 R2 20k 1 C4 2.2nF JP3 COMP OUT A JP4 1 2 OUT1 A OUT2 A JP5 Direction B 1 Break B 2 M4 B 3 M3 B 4 M2 B 5 M1 B 6 Inngang_2 C5 1uF C6 100uF V Vcc B GND 1 5V 1 REF5V JP7 COMP OUT B LMD18245T2 1 Out 1 2 Comp out RC 3 4 M4 PGND 5 6 M3 7 M2 8 M1 9 Vcc Brake B 10 Direction B 11 SGND CS out 14 DAC ref 15 Out 2 0 R3 20k C7 500pF 0 R4 20k C8 2.2nF 1 2 JP8 OUT1 B OUT2 B Hov edoppgav e 2004 Høgskolen i Narv ik Utv ikling av en Solar Array Driv e Electronic Kent Kristensen, Kenneth Romsdal, Arnf inn Berg, Jimmy Hang Size Document Number Rev A 1 1 Date: Saturday, June 05, 2004 Sheet 1 of 1

5

6

7

8 Appendiks 1.2: Skjema bryterpanel Appendiks Appendiks Appendiks Appendiks Skjematisk utlegg Komponentplassering Topp Lag Bunn Lag

9 J3 Vcc J4 Switch J DIP Bry ter A 2 3 J DIP Bry ter B J2 Utgang A J6 Utgang B Hov edoppgav e 2004 Høgskolen i Narv ik Utv ikling av en Solar Array Driv e Electronic Kent Kristensen, Kenneth Romsdal, Arnf inn Berg, Jimmy Hang Size Document Number Rev A 1 1 Date: Saturday, June 05, 2004 Sheet 1 of 1

10

11

12

13 Appendiks 2: Matlab/Simulink

14 Appendiks 2.1: Appendiks Appendiks Blokkdiagram tofase motor Algoritme for 2-fase

15

16 %Simulering av innsignal til 2 fase stepper motor % % % %Narvik % function [t, x1, x2] = fase2; % % variabler % % tidsvariabler f = 40000; % frekvens = 40 MHz mindelay = 5E-3; % minste holdetid for en puls = 50 ms % initialisering av fasene f1 = 1; % initialisering av fasene f2 = 0; % motorforhold graderprsteg = 1.8; %antall grader mellom per steg på motoren = 1.8 (200 step/runde) girforhold = 2000; %forholdet mellom motor og solcellepanenl 1:2000 % intern teller & kontrollteller posisjon = 0; %posisjon nyposisjon = 0; %kalkulert stopp posisjon % % Programkode % c=0; nytemp = 1; % variabel for å holde styr på elementene som lagres for k=1:2 if k == 1; DIR = 0; SPE = 40; POS = 0.15; teller = 0; nyposisjon = posisjon + ((girforhold)*(pos/10)); else DIR = 1; SPE = 30; POS = 0.15; teller = 0; nyposisjon = posisjon + ((girforhold)*(pos/10)); c=0; end;

17 while posisjon <= nyposisjon maxdelay = f/(girforhold / (64 - SPE)); % t=2000/(64-spe); f=1/t; c=f*t => c=f/t if(posisjon == (nyposisjon - 10)) teller = 1; end if(posisjon > (nyposisjon - 10)) c = c + (2*c/(4*teller-1)); teller = teller + 1; else if(c == 0) c = f*mindelay; elseif c < maxdelay; c = maxdelay; else c = c - (2*c/(4*teller+1)); end; teller = teller+1; end; ; temp = 1; ; nytemp = 1000; temp = nytemp; nytemp = round(temp + c); while (temp <= nytemp); x1(temp) = f1; x2(temp) = f2; t(temp) = temp/f; temp = temp + 1; end; if(f1==1) f1 = 0; f2 = 1; else f1 = 1; f2 = 0; end; posisjon = posisjon + 1; end; end; %ut = [t; x1; x2]; subplot(3,1,1); plot(t,x1); subplot(3,1,2); plot(t,x2);

18 Appendiks 2.2: Appendiks Appendiks Blokkdiagram 3-fase motor Algoritme for 3-fase motor

19

20 %Simulering av innsignal til 3 fase stepper motor % % % %Narvik % function [t, x1, x2, x3] = fase3; % % variabler % % tidsvariabler f = 50000; % mindelay = 5E-3; % minste holdetid for en puls = 50 ms % initialisering av fasene f1 = 1; % initialisering av fasene f2 = 0; f3 = 0; % motorforhold graderprsteg = 1.8; %antall grader mellom per steg på motoren = 1.8 (200 step/runde) girforhold = 2000; %forholdet mellom motor og solcellepanenl 1:2000 % intern teller & kontrollteller posisjon = 0; %posisjon nyposisjon = 0; %kalkulert stopp posisjon % % Programkode % c=0; nytemp = 1; % variabel for å holde styr på elementene som lagres for k=1:2 if k == 1; DIR = 0; SPE = 32; POS = 0.15; teller = 0; nyposisjon = posisjon + ((girforhold)*(pos/10)); else DIR = 1; SPE = 16; POS = 0.15; teller = 0; nyposisjon = posisjon + ((girforhold)*(pos/10)); c=0; end; while posisjon <= nyposisjon

21 maxdelay = f/(girforhold / (64 - SPE)); % t=2000/(64-spe); f=1/t; c=f*t => c=f/t if(posisjon == (nyposisjon - 10)) teller = 1; end if(posisjon > (nyposisjon - 10)) c = c + (2*c/(4*teller-1)); teller = teller + 1; else if(c == 0) c = f*mindelay; elseif c < maxdelay; c = maxdelay; else c = c - (2*c/(4*teller+1)); end; teller = teller+1; end; temp = nytemp; nytemp = round(temp + c); while (temp <= nytemp); x1(temp) = f1; x2(temp) = f2; x3(temp) = f3; t(temp) = temp/f; temp = temp + 1; end; if(dir == 0) if(f1==1) f1 = 0; f2 = 1; f3 = 0; elseif (f2==1) f1 = 0; f2 = 0; f3 = 1; else f1 = 1; f2 = 0; f3 = 0; end; else if(f1==1) f1 = 0; f2 = 0; f3 = 1; elseif (f2==1)

22 f1 = 1; f2 = 0; f3 = 0; else f1 = 0; f2 = 1; f3 = 0; end; end posisjon = posisjon + 1; end; end; %ut = [t; x1; x2; x3]; subplot(3,1,1); plot(t,x1); subplot(3,1,2); plot(t,x2); subplot(3,1,3); plot(t,x3);

23 Appendiks 3 FGPA

24 Appendiks 3.1: FPGA Appendiks VHDL kode Appendiks Simulering 1 Appendiks Simulering 2

25 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; use work.funk.all; -- Uncomment the following lines to use the declarations that are -- provided for instantiating Xilinx primitive components. --library UNISIM; --use UNISIM.VComponents.all; entity test is Port ( Clk : in std_logic; Data : in std_logic_vector(15 downto 0); Reset : in std_logic; StepSekvens : out std_logic_vector(11 downto 0)); end test; architecture Behavioral of test is TYPE type_sreg IS (INIT,KalkulerPos,LesData,Sammenlign,Step,Vent,Fullfor); SIGNAL sreg, next_sreg : type_sreg; signal konst: std_logic_vector (7 downto 0); signal dir: std_logic; signal pos: std_logic_vector(8 downto 0); signal spe: std_logic_vector(5 downto 0); signal grenseteller: std_logic_vector(5 downto 0); signal lock: std_logic; signal posisjon: std_logic_vector(22 downto 0); signal KalkPos: std_logic_vector(22 downto 0); signal Teller: std_logic_vector(22 downto 0); signal VentVar: std_logic_vector(22 downto 0); signal prod: std_logic_vector(16 downto 0); signal flytt: std_logic_vector(1 downto 0); signal smnlgn: std_logic; signal ferdig: std_logic; signal Klar: std_logic; signal next_stepsekvens: std_logic_vector(11 downto 0); signal next_konst: std_logic_vector (7 downto 0); signal next_dir: std_logic; signal next_pos: std_logic_vector(8 downto 0); signal next_spe: std_logic_vector(5 downto 0); signal next_grenseteller: std_logic_vector(5 downto 0); signal next_lock: std_logic; signal next_posisjon: std_logic_vector(22 downto 0); signal next_kalkpos: std_logic_vector(22 downto 0); signal next_teller: std_logic_vector(22 downto 0); signal next_ventvar: std_logic_vector(22 downto 0); signal next_prod: std_logic_vector(16 downto 0); signal next_flytt: std_logic_vector(1 downto 0); signal next_smnlgn: std_logic; signal next_ferdig: std_logic; signal next_klar: std_logic; BEGIN PROCESS (CLK, RESET, next_sreg, next_konst,next_dir,next_pos,next_spe, next_grenseteller,next_lock, next_posisjon,next_kalkpos, next_teller,next_ventvar,next_prod,next_flytt,next_smnlgn, next_ferdig,next_klar, data, next_prod, next_stepsekvens) BEGIN IF ( RESET='1' ) THEN sreg <= INIT; konst <= " "; dir <= '0';

26 pos <= " "; spe <= "000000"; grenseteller <= "000000"; lock <= '0'; posisjon <= " "; KalkPos <= " "; Teller <= " "; VentVar <= " "; -- prod <= " "; -- flytt <= "00"; smnlgn <= '0'; ferdig <= '0'; Klar <= '0'; ELSIF CLK='1' AND CLK'event THEN sreg <= next_sreg; konst <= next_konst; dir <= next_dir; pos <= next_pos; spe <= next_spe; grenseteller <= next_grenseteller; lock <= next_lock; posisjon KalkPos Teller VentVar <= next_posisjon; <= next_kalkpos; <= next_teller; <= next_ventvar; prod <= next_prod; flytt <= next_flytt; smnlgn <= next_smnlgn; ferdig <= next_ferdig; Klar <= next_klar; StepSekvens <= next_stepsekvens; END IF; END PROCESS; PROCESS (sreg, konst,dir, pos, spe,grenseteller,lock,posisjon,kalkpos, Teller,VentVar,prod,flytt,smnlgn,ferdig,Klar,data) variable kalkverdi : std_logic_vector(22 downto 0); BEGIN next_sreg<=init; CASE sreg IS WHEN INIT => next_sreg<=lesdata; next_ferdig <= '1'; next_lock <= '0'; next_konst <= " "; -- må skiftes til 200 next_smnlgn <= '0'; next_dir <= '0'; next_pos <= " "; next_spe <= "000000"; next_flytt <= "00"; next_posisjon <= " "; next_kalkpos <= " "; next_teller <= " "; next_grenseteller <= "000000"; next_stepsekvens <= " "; WHEN LesData => if (Data = " ") then next_sreg<=lesdata; else

27 end if; next_sreg<=kalkulerpos; next_dir <= Data(15); next_pos <= Data(14 downto 6); next_spe <= Data(5 downto 0); next_lock <= '0'; WHEN KalkulerPos => if (lock = '1') then -- lock <= '0'; next_sreg<=sammenlign; next_posisjon); next_posisjon); else end if; if dir = '1' then next_ferdig <= '0'; if ((" " - next_posisjon) < next_prod) then next_kalkpos <= next_prod - (" " - else end if; else end if; next_kalkpos <= next_posisjon + next_prod; if(posisjon < prod) then next_kalkpos <= " " - (next_prod - else end if; next_kalkpos <= next_posisjon - next_prod; next_lock <= '1'; next_prod <= " "; next_prod <= mult(next_konst, next_pos); next_teller <= " "; next_sreg<=kalkulerpos; WHEN Sammenlign => IF (smnlgn='1' ) THEN next_sreg<=lesdata; end if; IF ( smnlgn='0' ) THEN next_sreg<=vent; end if; else if(kalkpos = posisjon) then next_smnlgn <= '1' ; end if; next_smnlgn <= '0'; WHEN Step => next_sreg<=fullfor; -- next_ferdig <= '0'; if (dir = '1') then if (Posisjon = ) then next_posisjon <= " "; end if; end if; next_flytt <= next_flytt + "01"; next_posisjon <= next_posisjon + " "; next_teller <= next_teller + " "; if (dir = '0') then if (Posisjon = 0) then next_posisjon <= " "; else next_flytt <= next_flytt - "01"; next_posisjon <= next_posisjon - " "; end if; end if;

28 -- DONE : next_dira - MA4 - MA3- MA2- MA1 - BREAKEA - next_dirb - MB4 - MB3- MB2- MB1 - BREAKEB WHEN FULLFOR => next_sreg<=sammenlign; case flytt is when "00" => next_stepsekvens(11) <= '0'; next_stepsekvens(10) <= next_stepsekvens(9) <= next_stepsekvens(8) <= next_stepsekvens(7) <= next_stepsekvens(6) <= next_stepsekvens(5) <= next_stepsekvens(4) <= next_stepsekvens(3) <= next_stepsekvens(2) <= next_stepsekvens(1) <= next_stepsekvens(0) <= when "01" => next_stepsekvens(11) <= '0'; next_stepsekvens(10) <= next_stepsekvens(9) <= next_stepsekvens(8) <= next_stepsekvens(7) <= next_stepsekvens(6) <= next_stepsekvens(5) <= next_stepsekvens(4) <= next_stepsekvens(3) <= next_stepsekvens(2) <= next_stepsekvens(1) <= next_stepsekvens(0) <= when "10" => next_stepsekvens(11) <= '1'; next_stepsekvens(10) <= next_stepsekvens(9) <= next_stepsekvens(8) <= next_stepsekvens(7) <= next_stepsekvens(6) <= next_stepsekvens(5) <= next_stepsekvens(4) <= next_stepsekvens(3) <= next_stepsekvens(2) <= next_stepsekvens(1) <= next_stepsekvens(0) <= when "11" => next_stepsekvens(11) <= '1'; next_stepsekvens(10) <= next_stepsekvens(9) <= next_stepsekvens(8) <= next_stepsekvens(7) <= next_stepsekvens(6) <= next_stepsekvens(5) <= next_stepsekvens(4) <= next_stepsekvens(3) <= next_stepsekvens(2) <= next_stepsekvens(1) <= next_stepsekvens(0) <= '1'; '1'; '1'; '1'; '0'; '1'; '1'; '1'; '1'; '1'; '0'; '1'; '1'; '1'; '1'; '0'; '0'; '1'; '1'; '1'; '1'; '0'; '1'; '1'; '1'; '1'; '0'; '0'; '1'; '1'; '1'; '1'; '0'; '1'; '1'; '1'; '1'; '0'; '1'; '1'; '1'; '1'; '1'; '0'; end case; when others => WHEN Vent => ELSE IF ( ferdig='1' ) THEN next_sreg<=vent; next_grenseteller <= "000000"; next_ferdig <= '0'; next_sreg<=vent; next_grenseteller <= next_grenseteller + "000001"; if(grenseteller = 5) then next_sreg<=step;

29 end if; next_ferdig <= '1'; --else next_grenseteller <= "000000"; else next_sreg<= Vent; next_ferdig <= '0'; end if; END PROCESS; END BEHAVIORAL; WHEN OTHERS => END CASE;

30

31

32 Appendiks 4: Budsjett for hovedoppgaven SADE

33 Komponent Type Produsent Leverandør Antall à kr Totalt u/moms Driverkrets LMD18245 National Elfa Steppermotor 16HY0416 Elfa Motstand 22 Ohm Elfa Motstand 6.6k Ohm Elfa Motstand 20k Ohm Elfa Kondensator 2.2 nf Elfa Kondensator 470 uf Elfa Kondensator 1.0 uf Elfa Kondensator 100uF Elfa FPGA krets Xilinx Xilinx Total u/moms Monteringsmateriell Diverse Moms 24% Totalt 1712,00 m/moms Revidert 6.juni 2004

34 Appendiks 5: Oppgavebeskrivelse

35 Kongsberg Defence & Aerospace har utviklet en Solar Array Drive Mechanism (SADM). SADM er en akset mekanisme/servo som styrer solcellepanelene på en satellitt slik at panelene får mest mulig sol. Den består av en mekanisk gimball som styres av en elektrisk motor. Motoren er ofte en stepper motor. En stepper motor kan posisjoneres til riktig vinkel bare ved å telle steppene og oppgaven skal utføres uten feedback sensor. Vi vil starte utvikling av en Solar Array Drive Electronic (SADE) til en stepper motor og ønsker forslag til hvorledes driverelktronikken og driverlogikken til en stepper motor kan designes. Vi ønsker også forslag til hvorledes stepper motorer kan modelleres i Simulink. Vi foreslår følgende oppgaver: 1. Undersøk hvilke radiation krav som kreves av komponenter på en geostasjonær satellitt, info kan bl.annet finnes hos National. Nøkkel begrep er Gate rupture, Latchup, Single event upset, TID, LET. 2. Sett dere inn i alternative stepper motorer, variable-reluctance og hybrid. 3. Velg en motor og konstruere driver elektronikk (SADE) til denne. Vi foreslår bruk av FPGA i denne konstruksjonen. Sett opp 2 alternative en for fullstepping og en for mikrostepping. Input til driver elektronikken: Ønsket hastighet, ønsket posisjons endring. Spenningsforsyning: DC 28Volt, ±5Volt, ±15Volt 4. Elektronikken skal være redundant, dvs det skal være 3 parallelle kretser, dersom alle viser samme oppførsel er alle friskmelt, dersom en krets avviker fra de 2 andre velg en av de som viser likt resultat. Sett opp kriterier for denne utvelgelsen. Dersom alle viser forskjellig svar, sett opp kriterier som gir størst sannsynlighet for å velge den riktige kretsen. 5. Utfør simuleringer av kretsene. 6. Lag en labmodell med kommersielle komponenter og gjør nødvendig testing. 2 faset motor vil sannsynligvis være den billigste. 7. Sett opp en matematisk modell i Simulink av hybrid motoren, med og uten mikrostepping for en 2 faset og 3 faset motor. 8. Sett opp en matematisk modell i Simulink av variable-reluctance motoren med og uten mikrostepping for en 2 faset og 3 faset motor. 9. Logikken som styrer steppene i oppgave 7 og 8 skal modelleres a)vha logiske kretser i Simuling, b) ved hjelp av logisk programmering i en script eller funksjonsfil.

36 Forslag til oppgavefordeling. 4 personer benytter de første ukene til å sette seg inn i steppmotor teori. 2 personer bruker 1 2 mnd på Matlab modellering 2 personer bruker 1 2 mnd på å sette seg inn i nødvendig elektronikk og FPGA programmering samt sette opp et simuleringsprogram. 4 personer bygger opp en labmodell og virkelige målinger sammenliknes med simulerte resultater. Åge Skullestad

37 Appendiks 6: Datablad

38 Appendiks 6.1: Datablad 3A, 55V DMOS Full-Bridge Motor Driver

39

40

41

42

43

44

45

46

47

48

49

50

51

52

53

54

55

56 Appendiks 6.2: Spartan IIE User Guide

57

58

59

60

61

62

63

64

65

66

67

68

69

70

71

72

73

74

75

76

77

78

79

80

81

82

83

84 Appendiks 7: Konstanter og variabler til kap. 6

85 e Elektromotorisk kraft [V] i,i Strøm [A] J Treghetsmoment [kg m 2 ] K T kraftmoment konstant [Nm A -1 rad -1 ] L selv induktans [H] m Antall faser M Felles induktans [H] n Antall runder N r Antall rotor tenner 1 ω,ω Vinkelhastighet [ rads ] ψ,ψ Fluks forbindelse[t m 2 ] φ,φ Magnetisk fluks [T m 2 ] r Vinkel moment [rad] λ Vinkel mellom stator poler [rad] θ,θ Omdreiningsvinkel [rad] δ, Forstyrrelse [rad] W m Magnetisk energi [J] v, V Spenning [V] t tid [s] T,τ Moment: T p, T M, T e r, R Resistans [Ohm] p Antall pol - par Variabler med små bokstaver er funksjoner av tiden t. Variabler med store bokstaver er funksjoner av s.

86 Appendiks 8: Bilder av kretsen

87

88

89

90

91

Tilstandsmaskiner (FSM) Kapittel 5

Tilstandsmaskiner (FSM) Kapittel 5 Tilstandsmaskiner (FSM) Kapittel 5 1) Sette opp tilstandsdiagram Tradisjonell konstruksjonsmetode 2) Sette opp tilstandstabell ut fra tilstandsdiagrammet Nåværende tilstand (PS) og input Neste tilstand

Detaljer

Synkron logikk. Sekvensiell logikk; to typer:

Synkron logikk. Sekvensiell logikk; to typer: Sekvensiell logikk De fleste digitale systemer har også minneelementer (f.eks flipflopper) i tillegg til kombinatorisk logikk, og kalles da sekvensiell logikk Output i en sekvensiell krets er avhengig

Detaljer

Store design. Kapittel 6

Store design. Kapittel 6 Store design Kapittel 6 Hierarki hvorfor bruke det Dele opp designet i håndterbare designenheter. Fokusere på mindre, håndterbare enheter vil føre til færre feil og raskere debugging av feil. Verifisere

Detaljer

Kombinatorisk og synkron logikk. Kapittel 4

Kombinatorisk og synkron logikk. Kapittel 4 Kombinatorisk og synkron logikk Kapittel 4 Eksempel; FIFO First-In-First-Out Eksempelet i boka er en noe redusert fifo (mangler empty flag, full flag osv.), men har de viktigste elementene Denne FIFOen

Detaljer

Avdeling for ingeniørutdanning Institutt for teknologi

Avdeling for ingeniørutdanning Institutt for teknologi Avdeling for ingeniørutdanning Institutt for teknologi Oppgavetittel: Obligatorisk prosjektoppgave 1 Fag(nr./navn): Maskinvareutvikling DMVA-2060 Gruppemedlemmer: T. Alexander Lystad Faglærer: Zoran Dokic

Detaljer

Entities and architectures. Kapittel 3

Entities and architectures. Kapittel 3 Entities and architectures Kapittel 3 VHDL program Én fil Entities and architectures Entity declaration og architecture body Analogi til en IC: Entiteten beskriver interfacet til omgivelsen (pakkens tilkoblingspinner)

Detaljer

INF3430. Fasit eksamen Høst 2009. Oppgave 1 6. Oppgave A B C D E 1 X X 2 X 3 X X 4 X X 5 X X 6 X

INF3430. Fasit eksamen Høst 2009. Oppgave 1 6. Oppgave A B C D E 1 X X 2 X 3 X X 4 X X 5 X X 6 X INF3430. Fasit eksamen Høst 2009. Oppgave 1 6. Oppgave A B C D E 1 X X 2 X 3 X X 4 X X 5 X X 6 X INF3430 Eksamen H09 VHDL besvarelse Oppgave 7: signal_values INF3430 - H09 1 INF3430 Eksamen H09 VHDL besvarelse

Detaljer

Gruppe(r): 2EY 30.05.02. Eksamenstid, fra-til: 09 00-14 00 Eksamensoppgaven består av. Antall sider: 4 (Inkludert denne)

Gruppe(r): 2EY 30.05.02. Eksamenstid, fra-til: 09 00-14 00 Eksamensoppgaven består av. Antall sider: 4 (Inkludert denne) HØGSKOLEN I OSLO Avdeling for ingeniørutdanning EKSAMENSOPPGAVE Fag: ELEKTRONIKK II Fagnr: SO313E Faglig veileder: K. H. Nygård, V. Tyssø Gruppe(r): 2EY Dato: 30.05.02 Eksamenstid, fra-til: 09 00-14 00

Detaljer

INF3430/4431. Introduksjon til VHDL Spartan starterkit Spartan-3 FPGA

INF3430/4431. Introduksjon til VHDL Spartan starterkit Spartan-3 FPGA INF3430/4431 Introduksjon til VHDL Spartan starterkit Spartan-3 FPGA Agenda Hva skal vi gjøre i INF3430/4431? VDHL simulering/syntese Place & Route til FPGA Prøve ut design i ekte hardware Hvorfor VHDL

Detaljer

INF3430 Høsten ChipScope PRO - En kort innføring

INF3430 Høsten ChipScope PRO - En kort innføring INF3430 Høsten 2008 ChipScope PRO - En kort innføring Innhold Innledning... 3 Generering av Chipscope kjerner... 4 Generering av ICON (Integrated Controller) modul... 4 Generering av ILA (Integrated Logic

Detaljer

AVDELING FOR INGENIØRUTDANNING EKSAMENSOPPGAVE

AVDELING FOR INGENIØRUTDANNING EKSAMENSOPPGAVE AVDELING FOR INGENIØRUTDANNING EKSAMENSOPPGAVE Emne: Gruppe(r): 2E Eksamensoppgaven består av: ELEKTRONIKK II Antall sider (inkl. forsiden): 4 Emnekode: SO 313E Dato: 5. juni 2003 Antall oppgaver: 8 Faglig

Detaljer

Versjon2.0/ ChipScope PRO - En kort innføring

Versjon2.0/ ChipScope PRO - En kort innføring Versjon2.0/29.09.2013 ChipScope PRO - En kort innføring Innhold Innledning...3 Generering av Chipscope kjerner...4 Generering av ICON (Integrated Controller) modul...6 Generering av ILA (Integrated Logic

Detaljer

UNIVERSITETET I OSLO

UNIVERSITETET I OSLO Eksamen i: UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet INF1400 Digital teknologi Eksamensdag: 29. november 2011 Tid for eksamen: Vedlegg: Tillatte hjelpemidler: Oppgavesettet er på

Detaljer

Oppgave 1 En 4-input Xilinx LUT med innhold 9009 (hex) realiserer en: A xor-xor-or B xor-xor-nand C xor-xor-nor D xor-xor-and E xor-xor-xor

Oppgave 1 En 4-input Xilinx LUT med innhold 9009 (hex) realiserer en: A xor-xor-or B xor-xor-nand C xor-xor-nor D xor-xor-and E xor-xor-xor Oppgave 1 En 4-input Xilinx LU med innhold 9009 (hex) realiserer en: Oppgave 2 PGA-teknologi A xor-xor-or B xor-xor-nand C xor-xor-nor D xor-xor-and E xor-xor-xor A orbindslinjer mellom LU er har vanligvis

Detaljer

Prøveeksamen 2. Elektronikk 24. mars Løsningsforslag

Prøveeksamen 2. Elektronikk 24. mars Løsningsforslag Prøveeksamen Elektronikk 4. mars øsningsforslag OPPGAVE a) V SB 8 V/ 8 8 V/56 3,5 mv. b) xc 9 Utgangsspenning V o (9/56) 8 V 6 V. c) Utgangsspenning V o skal være lik for påtrykk x. Offset-feilen i SB

Detaljer

INF3430/4431 Høsten Laboppgave 2 VHDL-programmering Funksjoner og prosedyrer/bibliotek Styring av sjusegmenter

INF3430/4431 Høsten Laboppgave 2 VHDL-programmering Funksjoner og prosedyrer/bibliotek Styring av sjusegmenter INF343/443 Høsten 2 Laboppgave 2 VHDL-programmering Funksjoner og prosedyrer/bibliotek Styring av sjusegmenter Innledning. Målene med denne laboppgaven er å lære om subprogrammer og biblioteker i VHDL

Detaljer

INF3430/4431. VHDL byggeblokker og testbenker

INF3430/4431. VHDL byggeblokker og testbenker INF3430/4431 VHDL byggeblokker og testbenker Entity/architecture Innhold Strukturelle design (nettliste) Generics Configurations Operatorer-Operator prioritet (precedence) Datatyper Bit / IEEE1164 std_ulogic

Detaljer

Solar Array Drive Electronics. Innholdsfortegnelse

Solar Array Drive Electronics. Innholdsfortegnelse Innholdsfortegnelse 1 INNLEDNING... 3 STEPPEROTORER...4.1. INTRODUKSJON... 4. TYPER AV STEPPEROTORER... 4..1 Variable reluktans motorer (VR)... 5.. Permanent magnet motor (P)... 5..3 Hybrid motor... 7

Detaljer

Agenda Funksjoner og prosedyrer. Funksjoner

Agenda Funksjoner og prosedyrer. Funksjoner Aga Funksjoner og prosedyrer Funksjoner Operatorer Standard funksjoner/operatorer Overloading Package og Package body Operator inferencing Prosedyrer Side 1 Funksjoner(1) Benyttes mye i modeller for simulering

Detaljer

Fys 3270/4270 høsten Laboppgave 2: Grunnleggende VHDL programmering. Styring av testkortets IO enheter.

Fys 3270/4270 høsten Laboppgave 2: Grunnleggende VHDL programmering. Styring av testkortets IO enheter. Fys 3270/4270 høsten 2004 Laboppgave 2: Grunnleggende VHDL programmering. Styring av testkortets IO enheter. Innledning. Målet med denne laboppgaven er at dere skal lære å lage enkle hardware beskrivelser

Detaljer

MIK 200 Anvendt signalbehandling, 2012. Lab. 5, brytere, lysdioder og logikk.

MIK 200 Anvendt signalbehandling, 2012. Lab. 5, brytere, lysdioder og logikk. Stavanger, 25. januar 2012 Det teknisknaturvitenskapelige fakultet MIK 200 Anvendt signalbehandling, 2012. Lab. 5, brytere, lysdioder og logikk. Vi skal i denne øvinga se litt på brytere, lysdioder og

Detaljer

«OPERASJONSFORSTERKERE»

«OPERASJONSFORSTERKERE» Kurs: FYS 1210 Gruppe: Gruppe-dag: Oppgave: LABORATORIEØVELSE NR 7 Revidert utgave 18. mars 2013 (Lindem) Omhandler: «OPERASJONSFORSTERKERE» FORSTERKER MED TILBAKEKOBLING AVVIKSPENNING OG HVILESTRØM STRØM-TIL-SPENNING

Detaljer

INF3430/4430. Kombinatoriske og sekvensielle byggeblokker implementert i VHDL :57

INF3430/4430. Kombinatoriske og sekvensielle byggeblokker implementert i VHDL :57 INF3430/4430 Kombinatoriske og sekvensielle byggeblokker implementert i VHDL 26.09.2005 20:57 Agenda Kombinatoriske kretser forts. Concurrent(dataflow) beskrivelser Beskrivelser ved bruk av process Testbenker

Detaljer

INF3430. VHDL byggeblokker og testbenker

INF3430. VHDL byggeblokker og testbenker INF3430 VHDL byggeblokker og Innhold Entity/architecture Strukturelle design (nettliste) Generics Configurations Operatorer-Operator prioritet (precedence) Datatyper Bit / IEEE1164 std_ulogic /std_logic

Detaljer

INF 3430/4430. Viktige momenter i syntese og for valg av teknologi

INF 3430/4430. Viktige momenter i syntese og for valg av teknologi INF 3430/4430 Viktige momenter i syntese og for valg av teknologi 17.10.2007 Agenda RTL syntese Constraints Pipelining Syntese for FPGA Behavorial syntese INF3430/4430 Side 2 RTL/ Behavorial syntese RTL

Detaljer

INF3430. VHDL byggeblokker og testbenker forts.

INF3430. VHDL byggeblokker og testbenker forts. INF343 VHDL byggeblokker og testbenker forts. Innhold Kombinatoriske kretser forts. Concurrent(dataflow) beskrivelser Beskrivelser ved bruk av process Testbenker for kombinatoriske kretser Stimuli Sammenligning

Detaljer

Løsningsforslag INF1400 H04

Løsningsforslag INF1400 H04 Løsningsforslag INF1400 H04 Oppgave 1 Sannhetstabell og forenkling av Boolske uttrykk (vekt 18%) I figuren til høyre er det vist en sannhetstabell med 4 variable A, B, C og D. Finn et forenklet Boolsk

Detaljer

Øving 1 ITD Industriell IT

Øving 1 ITD Industriell IT Utlevert : uke 37 Innlevert : uke 39 (senest torsdag 29. sept) Avdeling for Informasjonsteknologi Høgskolen i Østfold Øving 1 ITD 30005 Industriell IT Øvingen skal utføres individuelt. Det forutsettes

Detaljer

WORKSHOP BRUK AV SENSORTEKNOLOGI

WORKSHOP BRUK AV SENSORTEKNOLOGI WORKSHOP BRUK AV SENSORTEKNOLOGI MIKROKONTROLLERE - ARDUINO KURS 27.08.16 ANALOG - DIGITAL FRA VARIASJONER AV STRØMSTYRKE TIL TALL ARDUINO BRUKES TIL Å UTFØRE SLIK KONVERTERING STRØM/TALL ELLER TALL/STRØM

Detaljer

Laboratorieoppgave 8: Induksjon

Laboratorieoppgave 8: Induksjon NTNU i Gjøvik Elektro Laboratorieoppgave 8: Induksjon Hensikt med oppgaven: Å forstå magnetisk induksjon og prinsipp for transformator Å forstå prinsippene for produksjon av elektrisk effekt fra en elektrisk

Detaljer

VHDL En kjapp introduksjon VHDL. Oversikt. VHDL versus C(++)/Java

VHDL En kjapp introduksjon VHDL. Oversikt. VHDL versus C(++)/Java Oversikt VHDL En kjapp introduksjon Definisjoner Designparadigmer Generell VHDL-struktur Dataflow -beskrivelse Structural -beskrivelse Behaviour -beskrivelse Objekter /datatyper Operatorer Tips for syntese

Detaljer

Dagens temaer. temaer hentes fra kapittel 3 i Computer Organisation. av sekvensielle kretser. and Architecture. Tilstandsdiagram.

Dagens temaer. temaer hentes fra kapittel 3 i Computer Organisation. av sekvensielle kretser. and Architecture. Tilstandsdiagram. Dagens temaer 1 Dagens Sekvensiell temaer hentes fra kapittel 3 i Computer Organisation and Architecture logikk Flip-flop er Design av sekvensielle kretser Tilstandsdiagram Tellere og registre Sekvensiell

Detaljer

INF 3430/4430. Simuleringsmetodikk

INF 3430/4430. Simuleringsmetodikk INF 3430/4430 Simuleringsmetodikk Innhold Event driven simulation Simulering av VHDL-modeller Selvtestende testbenker Fil-operasjoner Eksempel på SRAM modell og simulering av lesing fra denne INF3430 Side

Detaljer

Dagens temaer. Architecture INF ! Dagens temaer hentes fra kapittel 3 i Computer Organisation and

Dagens temaer. Architecture INF ! Dagens temaer hentes fra kapittel 3 i Computer Organisation and Dagens temaer! Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture! Enkoder/demultiplekser (avslutte fra forrige gang)! Kort repetisjon 2-komplements form! Binær addisjon/subtraksjon!

Detaljer

INF 3430/4431. Simuleringsmetodikk

INF 3430/4431. Simuleringsmetodikk INF 3430/4431 Simuleringsmetodikk Innhold Event driven simulation Simulering av VHDL-modeller Selvtestende testbenker Fil-operasjoner Eksempel på SRAM modell og simulering av lesing fra denne INF3430/4431

Detaljer

Lab 1 Innføring i simuleringsprogrammet PSpice

Lab 1 Innføring i simuleringsprogrammet PSpice Universitetet i Oslo FYS1210 Elektronikk med prosjektoppgave Lab 1 Innføring i simuleringsprogrammet PSpice Sindre Rannem Bilden 10. februar 2016 Labdag: Tirsdag Labgruppe: 3 Sindre Rannem Bilden 1 Oppgave

Detaljer

Det matematisk-naturvitenskapelige fakultet. INF4431 Digital systemkonstruksjon

Det matematisk-naturvitenskapelige fakultet. INF4431 Digital systemkonstruksjon Side 1 UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i: INF4431 Digital systemkonstruksjon Eksamensdag: 7. desember 2011 Tid for eksamen: 9-13 Oppgavesettet er på 11 sider Vedlegg:

Detaljer

Dagens temaer. Dagens temaer er hentet fra P&P kapittel 3. Motivet for å bruke binær representasjon. Boolsk algebra: Definisjoner og regler

Dagens temaer. Dagens temaer er hentet fra P&P kapittel 3. Motivet for å bruke binær representasjon. Boolsk algebra: Definisjoner og regler Dagens temaer Dagens temaer er hentet fra P&P kapittel 3 Motivet for å bruke binær representasjon Boolsk algebra: Definisjoner og regler Kombinatorisk logikk Eksempler på byggeblokker 05.09.2003 INF 103

Detaljer

Elektronikk og IT DIGITALTEKNIKK

Elektronikk og IT DIGITALTEKNIKK Elektronikk og IT DIGITALTEKNIKK Oppgave navn: Klokkekrets Lab. oppgave nr.: 2 Dato utført: Protokoll skriver: Klasse: Øvrige gruppedeltagere: Gruppe: Dato godkjent: Skole stempel: Protokollretter: Ved

Detaljer

UNIVERSITETET I OSLO

UNIVERSITETET I OSLO UNIVERSITETET I OSLO Det matematisk-naturvitenskapelige fakultet Eksamen i: INF1411 Introduksjon til elektroniske systemer Eksamensdag: 28. mai 2014 Tid for eksamen: 4 timer Oppgavesettet er på 6 sider

Detaljer

INF3430/4430. Grunnleggende VHDL. 11-Sep-06

INF3430/4430. Grunnleggende VHDL. 11-Sep-06 INF3430/4430 Grunnleggende VHDL 11-Sep-06 Agenda Entity/architecture Strukturelle design (netlist) Generics Configurations Operatorer-Operator presedence Datatyper Bit / IEEE1164 Std_ulogic /std_logic

Detaljer

LabVIEW and Single-Board RIO to Control a Quadcopter

LabVIEW and Single-Board RIO to Control a Quadcopter LabVIEW and Single-Board RIO to Control a Quadcopter Universitetet i Agder, Grimstad Øyvind Magnussen Master i (2011) PhD Hva er mekatronikk? Intro Kontrollsystem Sensorer sbrio Simulering Testing LabVIEW?

Detaljer

INF3340/4340. Synkrone design Tilstandsmaskiner

INF3340/4340. Synkrone design Tilstandsmaskiner INF3340/4340 Synkrone design Tilstandsmaskiner 18.09.2007 Agenda Tilstandsmaskiner Mealy og Moore maskiner ASM tilstandsdiagrammer Syntese av ASM diagrammer Tilstandskoding Implementasjon ved bruk av VHDL

Detaljer

Dagens temaer. Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture. Sekvensiell logikk. Flip-flop er

Dagens temaer. Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture. Sekvensiell logikk. Flip-flop er Dagens temaer Dagens temaer hentes fra kapittel 3 i Computer Organisation and Architecture Sekvensiell logikk Flip-flop er Design av sekvensielle kretser Tilstandsdiagram Tellere og registre INF2270 1/19

Detaljer

INF3430/4431. VHDL byggeblokker og testbenker forts.

INF3430/4431. VHDL byggeblokker og testbenker forts. INF3430/4431 VHDL byggeblokker og testbenker forts. Innhold Kombinatoriske kretser forts. Concurrent(dataflow) beskrivelser Beskrivelser ved bruk av process Testbenker for kombinatoriske kretser Stimuli

Detaljer

«OPERASJONSFORSTERKERE»

«OPERASJONSFORSTERKERE» Kurs: FYS 1210 Gruppe: Gruppe-dag: Oppgave: LABORATORIEØVELSE NR 7 Revidert utgave, desember 2014 (T. Lindem, K.Ø. Spildrejorde, M. Elvegård) Omhandler: «OPERASJONSFORSTERKERE» FORSTERKER MED TILBAKEKOBLING

Detaljer

Cadence Oppstart og Skjemategning

Cadence Oppstart og Skjemategning Cadence Oppstart og Skjemategning Dag T. Wisland 17. januar 2005 1 Introduksjon Cadence er en komplett pakke for konstruksjon av elektroniske kretser og inneholder en rekke forskjellige verktøy både for

Detaljer

Lab 6 Klokkegenerator, tellerkretser og digital-analog omformer

Lab 6 Klokkegenerator, tellerkretser og digital-analog omformer Universitetet i Oslo FYS1210 Elektronikk med prosjektoppgave Lab 6 Klokkegenerator, tellerkretser og digital-analog omformer 4. april 2016 Labdag: Tirsdag Labgruppe: 3 Oppgave 1: Klokkegenerator En klokkegenerator

Detaljer

LAB 7: Operasjonsforsterkere

LAB 7: Operasjonsforsterkere LAB 7: Operasjonsforsterkere I denne oppgaven er målet at dere skal bli kjent med praktisk bruk av operasjonsforsterkere. Dette gjøres gjennom oppgaver knyttet til operasjonsforsterkeren LM358. Dere skal

Detaljer

En mengde andre typer som DVD, CD, FPGA, Flash, (E)PROM etc. (Kommer. Hukommelse finnes i mange varianter avhengig av hva de skal brukes til:

En mengde andre typer som DVD, CD, FPGA, Flash, (E)PROM etc. (Kommer. Hukommelse finnes i mange varianter avhengig av hva de skal brukes til: 2 Dagens temaer Dagens 4 Sekvensiell temaer hentes fra kapittel 3 i Computer Organisation and Architecture Design Flip-flop er av sekvensielle kretser Tellere Tilstandsdiagram og registre Sekvensiell Hvis

Detaljer

INF3430/4430. Grunnleggende VHDL

INF3430/4430. Grunnleggende VHDL INF3430/4430 Grunnleggende VHDL 26.09.2005 20.57 Agenda Entity/architecture Strukturelle design (netlist) Generics Configurations Operatorer-Operator presedence Datatyper Bit / IEEE1164 Std_ulogic /std_logic

Detaljer

Forelesning 4. Binær adder m.m.

Forelesning 4. Binær adder m.m. Forelesning 4 Binær adder m.m. Hovedpunkter Binær addisjon 2 er komplement Binær subtraksjon BCD- og GRAY-code Binær adder Halv og full adder Flerbitsadder Carry propagation / carry lookahead 2 Binær addisjon

Detaljer

INF3340. Tilstandsmaskiner

INF3340. Tilstandsmaskiner INF3340 Tilstandsmaskiner Innhold Tilstandsmaskiner Mealy og Moore maskiner ASM tilstandsdiagrammer Syntese av ASM diagrammer Tilstandskoding Implementasjon ved bruk av VHDL Eksempler INF3430-Tilstandsmaskiner

Detaljer

Simulering i MATLAB og SIMULINK

Simulering i MATLAB og SIMULINK Simulering i MATLAB og SIMULINK Av Finn Haugen (finn@techteach.no) TechTeach (http://techteach.no) 13. november 2004 1 2 TechTeach Innhold 1 Simulering av differensiallikningsmodeller 7 1.1 Innledning...

Detaljer

Prototyping med Arduino del 2

Prototyping med Arduino del 2 Prototyping med Arduino del 2 Magnus Li magl@ifi.uio.no INF1510 30.01.2017 Arduinoundervisningen Forelesninger Mandag 30.01 & 06.02 Gjennomgang av grunnleggende temaer Teknisk verksted Mandag 30.01, 06.02,

Detaljer

I oppgave 1 skal det prøves ut en binærteller i en integrert krets (IC). Telleren som skal brukes er SN74HC393N, hvor

I oppgave 1 skal det prøves ut en binærteller i en integrert krets (IC). Telleren som skal brukes er SN74HC393N, hvor Lab 8 Datakonvertering Oppgave 1: Binærteller I oppgave 1 skal det prøves ut en binærteller i en integrert krets (IC). Telleren som skal brukes er SN74HC393N, hvor SN står for fabrikant: Texas Instruments.

Detaljer

Oppgave Nr.og navn LABORATORIEØVELSE NR 6 Revidert utgave desember 2014 T. Lindem, K. Ø. Spildrejorde, M. Elvegård

Oppgave Nr.og navn LABORATORIEØVELSE NR 6 Revidert utgave desember 2014 T. Lindem, K. Ø. Spildrejorde, M. Elvegård Kurs: FYS1210 Elektronikk med prosjektoppgaver Gruppe: Gruppe-dag: Oppgave Nr.og navn LABORATORIEØVELSE NR 6 Revidert utgave desember 2014 T. Lindem, K. Ø. Spildrejorde, M. Elvegård Omhandler: «KLOKKEGENERATOR

Detaljer

Forelesning 8. CMOS teknologi

Forelesning 8. CMOS teknologi Forelesning 8 CMOS teknologi Hovedpunkter MOS transistoren Komplementær MOS (CMOS) CMOS eksempler - Inverter - NAND / NOR - Fulladder Designeksempler (Cadence) 2 Halvledere (semiconductors) 3 I vanlig

Detaljer

Design med ASIC og FPGA (Max kap.7 og 18)

Design med ASIC og FPGA (Max kap.7 og 18) Design med ASIC og FPGA (Max kap.7 og 18) Innhold: Begrensninger/muligheter å ta hensyn til ved FPGA design som en normalt slipper å tenke på med ASIC design. Migrering mellom FPGA og ASIC INF3430 - H12

Detaljer

Forelesning nr.7 INF 1411 Elektroniske systemer. Tidsrespons til reaktive kretser Integrasjon og derivasjon med RC-krester

Forelesning nr.7 INF 1411 Elektroniske systemer. Tidsrespons til reaktive kretser Integrasjon og derivasjon med RC-krester Forelesning nr.7 INF 1411 Elektroniske systemer Tidsrespons til reaktive kretser Integrasjon og derivasjon med RC-krester Dagens temaer Nøyaktigere modeller for ledere, R, C og L Tidsrespons til reaktive

Detaljer

g m = I C / V T g m = 1,5 ma / 25 mv = 60 ms ( r π = β / g m = 3k3 )

g m = I C / V T g m = 1,5 ma / 25 mv = 60 ms ( r π = β / g m = 3k3 ) Forslag til løsning på eksamensoppgavene i FYS1210 våren 2011 Oppgave 1 Figure 1 viser en enkel transistorforsterker med en NPN-transistor BC546A. Transistoren har en oppgitt strømforsterkning β = 200.

Detaljer

UKE 5. Kondensatorer, kap. 12, s RC kretser, kap. 13, s Frekvensfilter, kap. 15, s kap. 16, s

UKE 5. Kondensatorer, kap. 12, s RC kretser, kap. 13, s Frekvensfilter, kap. 15, s kap. 16, s UKE 5 Kondensatorer, kap. 2, s. 364-382 R kretser, kap. 3, s. 389-43 Frekvensfilter, kap. 5, s. 462-500 kap. 6, s. 50-528 Kondensator Lindem 22. jan. 202 Kondensator (apacitor) er en komponent som kan

Detaljer

Forelesning nr.7 INF 1410. Kondensatorer og spoler

Forelesning nr.7 INF 1410. Kondensatorer og spoler Forelesning nr.7 IF 4 Kondensatorer og spoler Oversikt dagens temaer Funksjonell virkemåte til kondensatorer og spoler Konstruksjon Modeller og fysisk virkemåte for kondensatorer og spoler Analyse av kretser

Detaljer

g m = I C / V T = 60 ms r π = β / g m = 3k3

g m = I C / V T = 60 ms r π = β / g m = 3k3 Forslag til løsning eksamen FYS20 vår 20 Oppgave Figure viser en enkel transistorforsterker med en NPN-transistor BC546A. Transistoren har en oppgitt strømforsterkning β = 200. Kondensatoren C har verdien

Detaljer

Forelesning nr.5 INF 1411 Elektroniske systemer

Forelesning nr.5 INF 1411 Elektroniske systemer Forelesning nr.5 INF 4 Elektroniske systemer R-kretser Dagens temaer Ulike Kondensatorer typer impedans og konduktans i serie og parallell Bruk R-kretser av kondensator Temaene Impedans og fasevinkler

Detaljer

Forelesning nr.6 INF 1411 Elektroniske systemer. Anvendelser av RC-krester Spoler og RL-kretser

Forelesning nr.6 INF 1411 Elektroniske systemer. Anvendelser av RC-krester Spoler og RL-kretser Forelesning nr.6 INF 1411 Elektroniske systemer Anvendelser av RC-krester Spoler og RL-kretser Dagens temaer Mer om ac-signaler og sinussignaler Filtre Bruk av RC-kretser Induktorer (spoler) Sinusrespons

Detaljer

INF1510: Bruksorientert design

INF1510: Bruksorientert design INF1510: Bruksorientert design Ukeoppgaver i Arduino - uke 1 Vår 2017 Innhold 1. Elektrisitet 2 1.1. Kretsbygging 2 1.2. Komponenter 2 1.3. Dårlige kretser 3 1.4. Analoge og Digitale signaler 4 1.5. Likestrøm

Detaljer

Kontinuasjonseksamen i emne TFE4110 DIGITALTEKNIKK MED KRETSTEKNIKK

Kontinuasjonseksamen i emne TFE4110 DIGITALTEKNIKK MED KRETSTEKNIKK Side av 2 NORGES TEKNISK- NATURVITENSKAPLIGE UNIVERSITET Institutt for elektronikk og telekommunikasjon Faglig kontakt under eksamen: Ragnar Hergum 73 59 2 23 / 92 87 72 Bjørn B. Larsen 73 59 44 93 / 92

Detaljer

Eivind, ED0 Ingeniørfaglig yrkesutøvelse og arbeidsmetoder Individuell fremføring

Eivind, ED0 Ingeniørfaglig yrkesutøvelse og arbeidsmetoder Individuell fremføring Innledning og bakgrunn Denne teksten har som hensikt å forklare operasjonsforsterkerens virkemåte og fortelle om dens muligheter. Starten går ut på å fortelle kort om en del av operasjonsforsterkerens

Detaljer

Dagens tema. Dagens tema hentes fra kapittel 3 i Computer Organisation and Architecture. Sekvensiell logikk. Flip-flop er. Tellere og registre

Dagens tema. Dagens tema hentes fra kapittel 3 i Computer Organisation and Architecture. Sekvensiell logikk. Flip-flop er. Tellere og registre Dagens tema Dagens tema hentes fra kapittel 3 i Computer Organisation and Architecture Sekvensiell logikk Flip-flop er Tellere og registre Design av sekvensielle kretser (Tilstandsdiagram) 1/19 Sekvensiell

Detaljer

Forelesning nr.11 INF 1411 Elektroniske systemer

Forelesning nr.11 INF 1411 Elektroniske systemer Forelesning nr.11 INF 1411 Elektroniske systemer Operasjonsforsterkere 1 Dagens temaer Ideel operasjonsforsterker Operasjonsforsterker-karakteristikker Differensiell forsterker Opamp-kretser Dagens temaer

Detaljer

INF L4: Utfordringer ved RF kretsdesign

INF L4: Utfordringer ved RF kretsdesign INF 5490 L4: Utfordringer ved RF kretsdesign 1 Kjøreplan INF5490 L1: Introduksjon. MEMS i RF L2: Fremstilling og virkemåte L3: Modellering, design og analyse Dagens forelesning: Noen typiske trekk og utfordringer

Detaljer

UKE 5. Kondensatorer, kap. 12, s RC kretser, kap. 13, s Frekvensfilter, kap. 15, s og kap. 16, s.

UKE 5. Kondensatorer, kap. 12, s RC kretser, kap. 13, s Frekvensfilter, kap. 15, s og kap. 16, s. UKE 5 Kondensatorer, kap. 12, s. 364-382 R kretser, kap. 13, s. 389-413 Frekvensfilter, kap. 15, s. 462-500 og kap. 16, s. 510-528 1 Kondensator Lindem 22. jan. 2012 Kondensator (apacitor) er en komponent

Detaljer

Oppgave 1 (30%) a) De to nettverkene gitt nedenfor skal forenkles. Betrakt hvert av nettverkene inn på klemmene:

Oppgave 1 (30%) a) De to nettverkene gitt nedenfor skal forenkles. Betrakt hvert av nettverkene inn på klemmene: 3. juni 2010 Side 2 av 16 Oppgave 1 (30%) a) De to nettverkene gitt nedenfor skal forenkles. Betrakt hvert av nettverkene inn på klemmene: Reduser motstandsnettverket til én enkelt resistans og angi størrelsen

Detaljer

LABORATORIERAPPORT. RL- og RC-kretser. Kristian Garberg Skjerve

LABORATORIERAPPORT. RL- og RC-kretser. Kristian Garberg Skjerve LABORATORIERAPPORT RL- og RC-kretser AV Kristian Garberg Skjerve Sammendrag Oppgavens hensikt er å studere pulsrespons for RL- og RC-kretser, samt studere tidskonstanten, τ, i RC- og RL-kretser. Det er

Detaljer

INF3430/4431. VHDL byggeblokker og testbenker forts.

INF3430/4431. VHDL byggeblokker og testbenker forts. INF343/4431 VHDL byggeblokker og testbenker forts. Innhold IEEE 1164 std_logic Configurations Kombinatoriske kretser forts. Concurrent(dataflow) beskrivelser Beskrivelser ved bruk av process Testbenker

Detaljer

Forelesning nr.5 INF 1411 Elektroniske systemer. RC-kretser

Forelesning nr.5 INF 1411 Elektroniske systemer. RC-kretser Forelesning nr.5 INF 4 Elektroniske systemer R-kretser Dagens temaer Ulike typer respons Ulike typer impedans og konduktans Kondensatorer i serie og parallell Bruk av kondensator R-kretser Impedans og

Detaljer

MAT1030 Plenumsregning 1

MAT1030 Plenumsregning 1 MAT1030 Plenumsregning 1 Kapittel 1 Mathias Barra - 16. januar 2009 (Sist oppdatert: 2009-02-02 14:21) Plenumsregning 1 Velkommen til plenumsregning for MAT1030 Fredager 12:15 14:00 Vi vil gjennomgå utvalgte

Detaljer

Prosjekt oppgaven var en ide av Valdemar Finanger, en effekttest av batterier.

Prosjekt oppgaven var en ide av Valdemar Finanger, en effekttest av batterier. Sammendrag Denne rapporten er et forprosjekt til hovedprosjekt nr.ee0705 gitt av Høgskolen i Sør-Trøndelag ved Valdemar Finanger. Prosjektets oppgave er å konstruere og videreutvikle en mikrokontrollerstyrt

Detaljer

Figur 1: Pulsbredderegulator [1].

Figur 1: Pulsbredderegulator [1]. Pulsbredderegulator Design og utforming av en pulsbredderegulator Forfatter: Fredrik Ellertsen Versjon: 2 Dato: 24.03.2015 Kontrollert av: Dato: Innhold 1. Innledning 1 2. Mulig løsning 2 3. Realisering

Detaljer

UNIVERSITETET I OSLO.

UNIVERSITETET I OSLO. UNIVERSITETET I OSLO. Det matematisk - naturvitenskapelige fakultet. Eksamen i : FYS1210 - Elektronikk med prosjektoppgaver Eksamensdag : 1. juni 2007 Tid for eksamen : Kl. 14:30 17:30 (3 timer) Oppgavesettet

Detaljer

Manual til laboratorieøvelse. Solceller. Foto: Túrelio, Wikimedia Commons. Versjon 10.02.14

Manual til laboratorieøvelse. Solceller. Foto: Túrelio, Wikimedia Commons. Versjon 10.02.14 Manual til laboratorieøvelse Solceller Foto: Túrelio, Wikimedia Commons Versjon 10.02.14 Teori Energi og arbeid Arbeid er et mål på bruk av krefter og har symbolet W. Energi er et mål på lagret arbeid

Detaljer

RAPPORT. Elektrolaboratoriet. Oppgave nr.: 5. Tittel: Komparator Skrevet av: Espen Severinsen. Klasse: 14HBIELEB Øvrige deltakere: Vegard Bakken.

RAPPORT. Elektrolaboratoriet. Oppgave nr.: 5. Tittel: Komparator Skrevet av: Espen Severinsen. Klasse: 14HBIELEB Øvrige deltakere: Vegard Bakken. Elektrolaboratoriet RAPPORT Oppgave nr.: 5 Tittel: Komparator Skrevet av: Espen Severinsen Klasse: 14HBIELEB Øvrige deltakere: Vegard Bakken. Faglærer: Ian Norheim Lab.ing: Oppgaven utført, dato 19.01.2015

Detaljer

Hangman. Level. Introduksjon

Hangman. Level. Introduksjon Level 2 Hangman All Code Clubs must be registered. Registered clubs appear on the map at codeclubworld.org - if your club is not on the map then visit jumpto.cc/ccwreg to register your club. Introduksjon

Detaljer

RAPPORT LAB 3 TERNING

RAPPORT LAB 3 TERNING TFE4110 Digitalteknikk med kretsteknikk RAPPORT LAB 3 TERNING av June Kieu Van Thi Bui Valerij Fredriksen Labgruppe 201 Lab utført 09.03.2012 Rapport levert: 16.04.2012 FAKULTET FOR INFORMASJONSTEKNOLOGI,

Detaljer

Dagens temaer. Sekvensiell logikk: Kretser med minne. D-flipflop: Forbedring av RS-latch

Dagens temaer. Sekvensiell logikk: Kretser med minne. D-flipflop: Forbedring av RS-latch Dagens temaer Sekvensiell logikk: Kretser med minne RS-latch: Enkleste minnekrets D-flipflop: Forbedring av RS-latch Presentasjon av obligatorisk oppgave (se også oppgaveteksten på hjemmesiden). 9.9.3

Detaljer

INF1411 Oblig nr. 3 Vår 2015

INF1411 Oblig nr. 3 Vår 2015 INF1411 Oblig nr. 3 Vår 2015 Informasjon og orientering Alle obligatoriske oppgaver ved IFI skal følge instituttets reglement for slike oppgaver. Det forutsettes at du gjør deg kjent med innholdet i reglementet

Detaljer

EKSAMENSOPPGAVE. ü Kalkulator med tomt dataminne ü Rottmann: Matematisk Formelsamling. rute

EKSAMENSOPPGAVE. ü Kalkulator med tomt dataminne ü Rottmann: Matematisk Formelsamling. rute Fakultet for naturvitenskap og teknologi EKSAMENSOPPGAE Eksamen i: FYS-1002 Dato: 26. september 2017 Klokkeslett: 09.00-13.00 Sted: Åsgårdvegen 9 Tillatte hjelpemidler: ü Kalkulator med tomt dataminne

Detaljer

Plenumsregning 1. Kapittel 1. Roger Antonsen januar Velkommen til plenumsregning for MAT1030. Repetisjon: Algoritmer og pseudokode

Plenumsregning 1. Kapittel 1. Roger Antonsen januar Velkommen til plenumsregning for MAT1030. Repetisjon: Algoritmer og pseudokode Plenumsregning 1 Kapittel 1 Roger Antonsen - 17. januar 2008 Velkommen til plenumsregning for MAT1030 Torsdager 10:15 12:00 Gjennomgang av ukeoppgaver Gjennomgang av eksempler fra boka Litt repetisjon

Detaljer

FYS 3270(4270) Data-assistert konstruksjon av kretselektronikk (tidligere Fys 329) Fys3270(4270)

FYS 3270(4270) Data-assistert konstruksjon av kretselektronikk (tidligere Fys 329) Fys3270(4270) FYS 3270(4270) Data-assistert konstruksjon av kretselektronikk (tidligere Fys 329) Forelesere Jørgen Norendal, Universitetslektor Fieldbus International AS Jan Kenneth Bekkeng, Stipendiat Kosmisk fysikk

Detaljer

WORKSHOP BRUK AV SENSORTEKNOLOGI

WORKSHOP BRUK AV SENSORTEKNOLOGI WORKSHOP BRUK AV SENSORTEKNOLOGI SENSOROPPSETT 2. Mikrokontroller leser spenning i krets. 1. Sensor forandrer strøm/spenning I krets 3. Spenningsverdi oversettes til tallverdi 4. Forming av tallverdi for

Detaljer

MAT1030 Diskret Matematikk

MAT1030 Diskret Matematikk MAT1030 Diskret Matematikk Plenumsregning 1: Kapittel 1 Mathias Barra Matematisk institutt, Universitetet i Oslo 16. januar 2009 (Sist oppdatert: 2009-02-02 14:21) Plenumsregning 1 MAT1030 Diskret Matematikk

Detaljer

Eksamen i emne TFE4110 DIGITALTEKNIKK MED KRETSTEKNIKK. Lørdag 5. juni Tid. Kl LØSNINGSFORSLAG

Eksamen i emne TFE4110 DIGITALTEKNIKK MED KRETSTEKNIKK. Lørdag 5. juni Tid. Kl LØSNINGSFORSLAG Side 1 av 15 NORGES TEKNISK- NATURVITENSKAPLIGE UNIVERSITET Institutt for elektronikk og telekommunikasjon Faglig kontakt under eksamen: Bjørn B. Larsen 73 59 44 93 / 902 08 317 (Digitaldel) Ingulf Helland

Detaljer

HALVLEDER-DIODER Karakteristikker Målinger og simuleringer

HALVLEDER-DIODER Karakteristikker Målinger og simuleringer Kurs: FYS1210 Elektronikk med prosjektoppgaver Gruppe: Gruppe-dag: Oppgave: LABORATORIEØVELSE NR 3 Omhandler: HALVLEDER-DIODER Karakteristikker Målinger og simuleringer Revidert utgave, desember 2014 (T.

Detaljer

Enkle logiske kretser Vi ser på DTL (Diode Transistor Logikk) og 74LSxx (Low Power Schottky logikk)

Enkle logiske kretser Vi ser på DTL (Diode Transistor Logikk) og 74LSxx (Low Power Schottky logikk) Kurs: FYS1210 Elektronikk med prosjektoppgaver Gruppe: Gruppe-dag: Oppgave: Omhandler: LABORATORIEOPPGAVE NR 5 Revidert desember 2014 T. Lindem, K. Ø. Spildrejorde, M. Elvegård Enkle logiske kretser Vi

Detaljer

INF3340/4431. Tilstandsmaskiner

INF3340/4431. Tilstandsmaskiner INF3340/4431 Tilstandsmaskiner Innhold Tilstandsmaskiner Mealy og Moore maskiner SM tilstandsdiagrammer Syntese av SM diagrammer Tilstandskoding Implementasjon ved bruk av VHDL Eksempler INF3430/4431 -

Detaljer

INF1411 Obligatorisk oppgave nr. 2

INF1411 Obligatorisk oppgave nr. 2 INF1411 Obligatorisk oppgave nr. 2 Fyll inn navn på alle som leverer sammen, 2 per gruppe (1 eller 3 i unntakstilfeller): 1 2 3 Gruppenummer: Informasjon og orientering Alle obligatoriske oppgaver ved

Detaljer

Monostabil multivibrator One shot genererer en enkelt puls med spesifisert varighet kretsen har en stabil tilstand

Monostabil multivibrator One shot genererer en enkelt puls med spesifisert varighet kretsen har en stabil tilstand Lindem 22.april 2013 MULTIVIBRATORER En egen gruppe regenerative kretser. Brukes mest til generering av pulser i timere. 3 typer : Bistabile Monostabile Astabile Bistabil multivibrator Bistabil latch /

Detaljer

Halvledere. Vg1 Vg3 Antall elever: Maksimum 15 Varighet: 90 minutter. Passer for:

Halvledere. Vg1 Vg3 Antall elever: Maksimum 15 Varighet: 90 minutter. Passer for: Halvledere Lærerveiledning Passer for: Vg1 Vg3 Antall elever: Maksimum 15 Varighet: 90 minutter Halvledere er et skoleprogram hvor elevene får en innføring i halvlederelektronikk. Elevene får bygge en

Detaljer

Rapport laboratorieøving 2 RC-krets. Thomas L Falch, Jørgen Faret Gruppe 225

Rapport laboratorieøving 2 RC-krets. Thomas L Falch, Jørgen Faret Gruppe 225 Rapport laboratorieøving 2 RC-krets Thomas L Falch, Jørgen Faret Gruppe 225 Utført: 12. februar 2010, Levert: 26. april 2010 Rapport laboratorieøving 2 RC-krets Sammendrag En RC-krets er en seriekobling

Detaljer